脉冲处理电路及倍频电路制造技术

在电源端子ＶＤ和输出端子ＯＵＴＢ之间分别串联连接ＰＭＯＳ晶体管Ｐ１～Ｐｎ和ＰＭＯＳ晶体管Ｐ１’～Ｐｎ’，在输出端子ＯＵＴＢ与接地端子Ｇ之间分别串联连接ＮＭＯＳ晶体管Ｎ１～Ｎｎ和ＮＭＯＳ晶体管Ｎ１’～Ｎｎ’，输入端子Ｓ１～Ｓｎ分别连接于ＰＭＯＳ晶体管Ｐ１’～Ｐｎ’及ＮＭＯＳ晶体管Ｎ１～Ｎｎ的栅极，同时分别通过逆变器ＩＶ１～ＩＶｎ，分别与ＰＭＯＳ晶体管Ｐ１～Ｐｎ及ＮＭＯＳ晶体管Ｎ１’～Ｎｎ’的栅极连接。由此，既使在增加了输入数时，也可以低电压工作，抑制耗电的增大。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及输出非重迭脉冲的逻辑和的脉冲处理电路及倍频电路。现有技术在现有的倍频电路中通常利用多相时钟的偏移，生成非重迭脉冲，通过取得这个非重迭脉冲的逻辑和，得到N倍的时钟频率。在此，为取得非重迭脉冲的逻辑和，在现有的倍频电路中使用着多输入OR电路。图10是表示现有的多输入OR电路的第1结构示例的图。其中，在图10的示例中，为简单起见而表示了3个输入OR电路。在图10中，这个多输入OR电路由3个块构成，在各块中分别设置着串联连接着的3个PMOS晶体管及1个NMOS晶体管。即，在电源端子VD和接地端子G之间，串联连接着PMOS晶体管P11、P12、P13及NMOS晶体管N11，串联连接着PMOS晶体管P21、P22、P23及NMOS晶体管N12，且串联连接着PMOS晶体管P31、P32、P33及NMOS晶体管N13。然后，PMOS晶体管P13、P23、P33和NMOS晶体管N11、N12、N13的各连接点OUTB，通过逆变器IV11，与输出端OUT连接着。在此，第1级的PMOS晶体管P11、第3级的PMOS晶体管P23及第2级的PMOS晶体管P32的各栅极被连接到输入端子S1，第2级的PMOS晶体管P12、第1级的PMOS晶体管P21及第3级的PMOS晶体管P33的各栅极被连接到输入端子S2，第3级的PMOS晶体管P13、第2级的PMOS晶体管P22及第1级的PMOS晶体管P31的各栅极被连接到输入端子S3。然后，如果输入端子S1～S3的任一为高电平，就打开NMOS晶体管N11、N12、N13的任一，同时在每个块中关闭PMOS晶体管P11～P33的任一，输出成为高电平。而且，只限于输入端S1～S3全部为低电平时，关闭全部NMOS晶体管N11、N12、N13，同时打开各块的全部PMOS晶体管P11～P33，输出成为低电平。在此，根据从电源端子VD看这些PMOS晶体管P11～P33与哪一级连接着，由于PMOS晶体管P11～P33的阈值不同，所以PMOS晶体管P11～P33的延迟量会变化。这个延迟量的变化，导致被称为颤抖的时钟周期的紊乱，会恶化时钟的质量。因此，在图10的多输入OR电路中，对各输入端子S1～S3，三个三个地分配PMOS晶体管P11～P33，通过将全部的输入端子S1～S3设成对称结构，使在各输入端子S1～S3中的延迟量一致，来抑制颤抖。图11是现有的多输入OR电路的第2结构示例的图。其中，在图11的示例中，为简单起见而表示了3个输入OR电路。在图11中，在电源端子VD和接地端子G之间串联连接着PMOS晶体管P41和并联连接着的3个NMOS晶体管N41、N42、N43。然后，PMOS晶体管P41和NMOS晶体管N41、N42、N43的连接点OUTB，通过逆变器IV12，与输出端子OUT连接着。在此，NMOS晶体管N41的栅极被连接到输入端子S1，NMOS晶体管N42的栅极被连接到输入端子S2，NMOS晶体管N43的栅极被连接到输入端子S3。而且，PMOS晶体管P41的栅极接地，PMOS晶体管P41构成了作为常接通的负荷而进行功能的有线OR电路。然后，如果输入端子S1～S3的任一为高电平，就打开NMOS晶体管N41、N42、N43的任一，输出成为高电平。而且，只限于输入端子S1～S3的全部为低电平的情况，关闭全部NMOS晶体管N41、N42、N43，输出成为低电平。
技术实现思路
不过，在图10的多输入OR电路中，如果有N个输入端子，就有必要在电源端子VD和接地端子G之间串联连接N+1个晶体管。因此，存在这样的问题，即如果增加输入端子数，则随之增加晶体管的串联连接数，晶体管变得不导通，在低电压IC处理过程中，界限为大约4个输入的多输入OR电路。另一方面，也有这样的方法，即将多输入OR电路分割成2～3个输入的少输入OR电路，将这些少输入OR电路进行多级连接，以此取得逻辑和，但在这种方法中，将全部的输入端子设为对称结构是不可能的。因此，在这种方法中存在颤抖的影响变大，时钟质量恶化的问题。而且，在图11的多输入OR电路中存在这样的问题，即如果任一NMOS晶体管N41、N42、N43通路，则在电源端子VD和接地端子G之间会流动馈通电流，由此电力消耗会增加，其增加如果工作频率变大，就变得更加显著。因此，图11的多输入OR电路，不适合用于进行高频工作的倍频电路。于是，本专利技术的第1目的是提供既使在增加了输入数时，也可以低电压工作，既抑制电力消耗的增大，又可取得非重迭脉冲的逻辑和的脉冲处理电路。而且，本专利技术的第2目的是提供可以低电压工作，既抑制电力消耗及颤抖的增大，又可升高时钟频率的倍频电路。为解决上述的问题，如果依据权利要求1记载的脉冲处理电路，其特征在于与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。据此，既使在多个输入的任一输入电平有了变化时，也可以与该电平变化对应，使输出电平变化，既使在增加了输入数时，也可以即维持输入的对称结构，又可取非重迭脉冲的逻辑和。因此，不论对哪个输入，都可以使输出的延迟量一致，既抑制颤抖的增大，又使倍频电路可在高频工作。而且，如果依据权利要求2记载的脉冲处理电路，其特征在于具备与输入的上升边同步，输出变化成高电平或低电平，与上述输入的下降边同步，输出变化成低电平或高电平的多个门电路，上述多个门电路的输出共同连接着。据此，仅将门电路并联连接，就可以增加输入端子，既抑制电源端子和接地端子之间的串联连接数的增加，又可以取得多输入的非重迭脉冲的逻辑和。因此，对输入数不设限制，可以应用低电压IC处理过程。而且，如果依据权利要求3记载的脉冲处理电路，其特征在于上述门电路具备与输出端子连接的电荷存储部；与输入上升边或下降边同步，将电荷供给上述电荷存储部的开关元件；在从上述输入的上升边或下降边经过指定的延迟时间后，切断上述开关元件的切断单元。据此，在与输入电平变化对应，使输出电平变化后，可以将输出端子设为浮置状态，在共同连接了多个输出端子时，也可以将全部的输出电平随动于任一输出电平。因此，既使在多个输入的任一输入电平变化了时，也可以与其电平变化对应，使输出电平变化，仅与输入端子数对应并联连接门电路，就可取得多输入的逻辑和。而且，如果依据权利要求4记载的脉冲处理电路，其特征在于上述门电路具备在电源端子和输出端子之间串联连接的第1及第2P沟道场效应晶体管；在上述输出端子和接地端子之间串联连接的第1及第2N沟道场效应晶体管，上述第1P沟道场效应晶体管及上述第1N沟道场效应晶体管的各栅极连接于输入端子，上述第2P沟道场效应晶体管及上述第2N沟道场效应晶体管的各栅极通过逆变器连接于上述输入端子。据此，仅在电源端子和接地端子之间串联连接4个晶体管，就可以与输入电平的变化对应使输出电平变化，并将其后的输出端子设为浮置状态。此结果，既使在共同连接了多个门电路的输出端子时，也可以使全部门电路的输出随动于任一门电路的输出变动，既使在多个输入的任一的输入电平变化了时，也可以与其电平变化对应使输出电平变化。因此，既使在增加了输入数时，对应其输入数仅并联连接门电路，就可取得多输入的逻辑和，因没有必要增加电源端子和接地端子之间的晶体管的串联本文档来自技高网...

【技术保护点】
一种脉冲处理电路，其特征在于： 与多个输入之中任一的上升边同步，输出变化成高电平或低电平，与上述多个输入之中任一的下降边同步，输出变化成低电平或高电平。

【技术特征摘要】
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【专利技术属性】
技术研发人员：神崎实，
申请(专利权)人：精工爱普生株式会社，
类型：发明
国别省市：JP[日本]