按照一个实施例，公开一种计算机系统。此计算机系统包含存储控制器，与该存储控制器耦合的第一Ｒａｍｂｕｓ通道，与第一Ｒａｍｂｕｓ通道耦合的存储系统，以及与此存储系统耦合的第二Ｒａｍｂｕｓ通道。存储系统适于确定第一Ｒａｍｂｕｓ信道和第二Ｒａｍｂｕｓ通道上时域的数目。在另一个实施例中，存储系统适于分级耦合于第一和第二Ｒａｍｂｕｓ通道的存储设备。（*该技术在2020年保护过期，可自由使用*）
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储系统；更具体来讲，本专利技术涉及分级Rambus通道上不同时域中的存储设备。背景由位于California，Mountain View的Rambus Inc.公司所开发的Rambus动态随机存储器(RDRAM)，是一种可以高达每秒1.2-1.6千兆字节速度进行数据传输操作的存储器。RDRAM芯片容纳在耦合至一个或多个Rambus通道的Rambus内存模块(RIMM)(Rambus in-linememory module)中。一般来讲，扩展通道将每个RDRAM芯片与存储控制器耦合。该存储控制器使诸如中央处理器(CPU)之类的其他设备能够访问RDRAM。通道上的RDRAM通常位于不同的时域中。时域是由存储设备的时滞引起的，该时滞起因于时钟脉冲从RDRAM传输到存储控制器与从存储控制器传回所用时间的不同。扩展通道上各个RDRAM的时滞不同。例如，扩展通道上接近存储控制器的RDRAM的时滞可能很小，而远离存储控制器的RDRAM的时滞或许很大。一旦RDRAM的时滞超过一个时钟周期，该时滞以360°的相位偏移返回。每当时钟时滞走过一个360°周期，就生成一个新的时域。RDRAM位于不同时域的问题在于，存储控制器认为后面时域中的RDRAM较慢。例如，如果一个RDRAM位于最接近存储控制器的RDRAM之后的一个时域，它会被认为比最近的RDRAM慢一个时钟周期。为了解决这一RDRAM处于多个时域中的问题，可将位置临近于控制器的RDRAM添加适当的延迟，以使控制器认为它们与最远的RDRAM一样慢。例如，在一个包含时域0，1和2的扩展通道中，必须对时域0中的RDRAM施加二级延迟，对时域1中的RDRAM施加一级延迟。当系统100启动时，在必要的RDRAM中编程配置寄存器对RDRAM加以延迟。确定RDRAM中存在的时域数目，它们之间的界限的位置，以及编程RDRAM中适当延迟的方法称为分级。一般来讲，难于确定通道上的时域。因此，需要一种自动确定通道上时域的装置。专利技术概述按照一种实施例，公开一种计算机系统。该计算机系统包含存储控制器，与该存储控制器相耦合的第一Rambus通道，以及与第一Rambus通道相耦合的存储系统。该存储系统可适于确定第一Rambus通道上时域的数目。附图简述通过下面给出的详细描述和本专利技术各种不同实施例的附图，可对本专利技术有更全面的了解。但是，附图不应局限专利技术于特定的实施例，而是仅用作说明与理解。附图说明图1为一种计算机系统实施例的框图；图2为一种通过中继站(repeater hub)耦合于主存储器的存储控制器的实施例的框图；图3为一种中继器实施例框图；图4为一种用于检测条状通道(stick channel)上时域的实施例的流程图；图5为一种用于检测扩展通道上时域的实施例的流程图；图6为一种检测扩展通道上时域的另一个实施例的流程图；以及图7为一种可编程的延迟寄存器实施例的框图。详细说明图1为计算机系统100的实施例框图。计算机系统100包括耦合于处理器总线110的中央处理单元(处理器)105。在一个实施例中，处理器105为包含PentiumII系列和移动Pentium及PentiumII处理器在内的Pentium系列中的一员，该处理器来自于California，Santa Clara的Intel公司。或者，也可使用其他的处理器。处理器105可包含第一级(L1)高速缓冲存储器(图1中未显示)。在一个实施例中，处理器105还可通过专用高速缓存总线102，耦合于为第二级(L2)高速缓冲存储器的高速缓冲存储器107。L1与L2高速缓冲存储器也可集成到单一设备中。或者，高速缓冲存储器107还可通过共享总线与处理器105相耦合。高速缓冲存储器107为可选部件，且对于计算机系统100并不需要。芯片组120也与处理器总线110相耦合。芯片组120可包含用于控制主存储器113的存储控制器。另外，芯片组220还可包含由California，Santa Clara的Intel公司所开发的图形加速接口(AGP)规范修订版2.0接口320。AGP接口320耦合于视频设备125，且处理访问主存储器113的视频数据请求。主存储器113通过芯片组120与处理器总线110相耦合。主存储器113和高速缓冲存储器107存储由处理器105执行的指令序列。在一个实施例中，主存储器113包含Rambus动态随机存取存储器(RDRAM)系统；但是，主存储器113还可有其它配置。由处理器105执行的指令序列可从主存储器113，高速缓冲存储器107，或其他存储设备获得。诸如多重处理器和/或多重主存储设备的附加设备也可耦合于处理器总线110。计算机系统100是按单处理器进行描述的，然而，处理器总线110可与多重处理器相耦合。视频设备125也可与芯片组120相耦合。在一个实施例中，视频设备包含诸如阴极射线管(CRT)或液晶显示器(LCD)之类的视频监示器和必要的支持电路系统。处理器总线110通过芯片组120与系统总线130相耦合。在一个实施例中，系统总线130为California，Santa Clara的Intel公司所开发的外设部件互连(PCI)规范修订版2.1标准总线；但是，也可采用其他的总线标准。象音频设备127之类的多重设备可与系统总线130相耦合。总线桥(bus bridge)140将系统总线130与二级总线150相耦合。在一个实施例中，二级总线150为New York Armonk，的International Business Machines公司所开发的工业标准体系结构(ISA)规范修订版1.0a总线。但是，也可采用其他的总线标准，例如，由Compaq Computer公司所开发的扩展工业标准结构(EISA)规范修订版3.12等。诸如硬盘153和磁盘驱动器154之类的多重设备可与二级总线150相耦合。象光标控制设备(图1中未显示)之类的其他设备可与二级总线150相耦合。图2为耦合于主存储器113的存储控制器220的一种实施例的框图。存储控制器220包含Rambus专用集成电路单元(RAC)225。RAC225用于将低频逻辑(例如，100MHz)接口到高频扩展通道。此外，扩展通道可以400MHz被驱动，并在扩展通道时钟的上升与下降沿传输数据。主存储器113包括通过扩展通道耦合于存储控制器220的中继器250A和250B。中继器250A和250B分别与两个条状通道(stickchannel)(条A和条B)相耦合。中继器250A和250B监视扩展通道中来自存储控制器220的活动，并在条状通道之一中对该活动进行重复。与各中继器相耦合的条状通道起到扩展通道的延伸的作用。按照一个实施例，每个条状通道包含包括在一个或多个存储模块中的32个RDRAM设备。或者，每个条状通道可包括其他大量的RDRAM设备。通常来讲，最多32个存储设备可直接耦合于扩展通道。因此，耦合于中继器250A和250B的条状通道允许由存储控制器220访问多达128个存储设备。另外，两个中继器均可包含两个主RAC255和一个从RAC252。正如前面对RAC225所描述的那样，RAC252将中继器250A与B中的低频逻辑接口至扩展通道，而RAC255本文档来自技高网...
【技术保护点】
一种计算机系统，包含：存储控制器；与存储控制器相耦合的第一Ｒａｍｂｕｓ通道；以及与第一Ｒａｍｂｕｓ通道相耦合的存储系统，其中该存储系统可适于确定第一Ｒａｍｂｕｓ通道上时域的数目。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：DE弗雷克尔，AM沃尔克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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