半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层；对所述牺牲层进行氧化处理，使所述牺牲层转化成氧化层。本发明专利技术实施例通过形成所述牺牲层，因此在形成所述氧化层的步骤中，对所述牺牲层进行氧化处理，消耗所述牺牲层的材料形成所述氧化层，从而有利于防止对所述鳍部产生消耗、减小所述鳍部的损失，进而有利于对鳍部的尺寸进行精确控制，使鳍部的尺寸满足工艺要求。使鳍部的尺寸满足工艺要求。使鳍部的尺寸满足工艺要求。

【技术实现步骤摘要】
半导体结构及其形成方法


[0001]本专利技术实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

技术介绍

[0002]在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(Pinch off)沟道的难度也越来越大，使得亚阈值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
[0003]因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

技术实现思路

[0004]本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，减小鳍部的损耗。
[0005]为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层；对所述牺牲层进行氧化处理，使所述牺牲层转化成氧化层。
[0006]可选的，提供基底后，在形成所述牺牲层之前，所述半导体结构的形成方法还包括：在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层；形成所述牺牲层的步骤中，所述牺牲层形成在所述缓冲层上；形成所述氧化层后，所述氧化层和所述缓冲层用于构成栅氧化层。
[0007]可选的，其特征在于，采用原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。
[0008]可选的，采用等离子体增强原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。
[0009]可选的，所述等离子体增强原子层沉积工艺采用的输出功率为0～200W。
[0010]可选的，形成所述缓冲层的步骤中，所述缓冲层的厚度为
[0011]可选的，形成所述缓冲层的步骤中，所述缓冲层的材料包括氧化硅。
[0012]可选的，所述氧化层与所述缓冲层的材料相同。
[0013]可选的，在形成所述缓冲层后，形成所述牺牲层之前，所述半导体结构的形成方法
还包括：在含氧气体氛围中，对所述缓冲层进行等离子体处理，适于提高所述缓冲层的致密度。
[0014]可选的，在形成所述缓冲层后，形成所述牺牲层之前，所述半导体结构的形成方法还包括：对所述缓冲层进行微波处理，适于提高所述缓冲层的致密度。
[0015]可选的，所述等离子体处理采用的输出功率为0～100W。
[0016]可选的，采用炉管工艺，形成所述牺牲层。
[0017]可选的，所述炉管工艺的温度为300～400℃。
[0018]可选的，采用热氧化工艺，对所述牺牲层进行氧化处理。
[0019]相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部；牺牲层，位于所述鳍部的顶部和侧壁、以及所述衬底表面，所述牺牲层适于经氧化处理转化成氧化层。
[0020]可选的，所述半导体结构还包括：缓冲层，位于所述基底与所述牺牲层之间。
[0021]可选的，所述缓冲层的材料包括氧化硅。
[0022]可选的，所述缓冲层的厚度为
[0023]可选的，所述牺牲层的材料与所述鳍部的材料相同。
[0024]可选的，所述牺牲层的厚度为
[0025]与现有技术相比，本专利技术实施例的技术方案具有以下优点：
[0026]本专利技术实施例提供的半导体结构的形成方法中，在形成氧化层之前，还在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层，因此，在形成所述氧化层的步骤中，通过对所述牺牲层进行氧化处理，消耗所述牺牲层的材料形成所述氧化层，从而有利于防止对所述鳍部产生消耗、减小所述鳍部的损失，进而有利于对鳍部的尺寸进行精确控制，使鳍部的尺寸满足工艺要求。
附图说明
[0027]图1是一种半导体结构的形成方法中各步骤对应的结构示意图；
[0028]图2至图4是另一种半导体结构的形成方法中各步骤对应的结构示意图；
[0029]图5至图9是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；
[0030]图10是采用本专利技术实施例的形成方法形成的鳍部和栅氧化层的局部结构示意图以及对鳍部产生的消耗量。
具体实施方式
[0031]目前形成栅氧化层时对鳍部的消耗较大。现结合一种半导体结构的形成方法分析形成栅氧化层时对鳍部的消耗较大的原因。
[0032]图1示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
[0033]参考图1，提供基底，所述基底包括衬底1以及凸出于所述衬底1的鳍部2。
[0034]继续参考图1，采用等离子体增强原子层沉积工艺，在所述衬底1表面、以及所述鳍部2的顶面和侧壁上形成栅氧化层3。
[0035]所述形成方法中，直接采用等离子体增强原子层沉积工艺，在所述衬底1表面、以
及所述鳍部2的顶面和侧壁上形成栅氧化层3，所述等离子体增强原子层沉积工艺中采用的氧等离子体直接和鳍部2相接触，从而会消耗部分的所述鳍部2，容易导致所述鳍部2的损失较大，进而难以对所述鳍部2的尺寸进行精确控制，导致鳍部2的尺寸难以满足工艺要求。
[0036]图2至图4示出了另一种半导体结构的形成方法中各步骤对应的结构示意图。
[0037]参考图2，提供基底，所述基底包括衬底10以及凸出于所述衬底10的鳍部11。
[0038]参考图3，采用等离子体增强原子层沉积工艺，在所述衬底10表面、所述鳍部11的顶部和侧壁上形成第一氧化层12。
[0039]参考图4，采用热氧化生长工艺，使部分厚度的所述鳍部11材料转化为第二栅氧化层13，第二栅氧化层13位于剩余的鳍部11与所述第一氧化层12之间，所述第二氧化层13与第一氧化层12构成栅氧化层14。
[0040]所述形成方法中，通过两步的工艺步骤，分别形成第一氧化层12和第二氧化层13以构成栅氧化层14，与第一种方法相比，采用等离子体增强原子层沉积工艺形成的第一氧化层12的厚度较小，采用等离子体增强原子层沉积工艺形成第一氧化层12时对所述鳍部11的消耗相应也较少。
[0041]但是，所述形成方法中，采用热氧化生长工艺形成第二氧化层13时，所述热氧化生长工艺是在高温环境下通入含氧气体，对鳍部11进行氧化，这也会消本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层；对所述牺牲层进行氧化处理，使所述牺牲层转化成氧化层。2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底后，在形成所述牺牲层之前，所述半导体结构的形成方法还包括：在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层；形成所述牺牲层的步骤中，所述牺牲层形成在所述缓冲层上；形成所述氧化层后，所述氧化层和所述缓冲层用于构成栅氧化层。3.如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用等离子体增强原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述等离子体增强原子层沉积工艺采用的输出功率为0～200W。6.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述缓冲层的步骤中，所述缓冲层的厚度为7.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述缓冲层的步骤中，所述缓冲层的材料包括氧化硅。8.如权利要求2所述的半导体结构的形成方法，其特征在于，所述氧化层与所述缓冲层的材料相同。9.如权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述缓冲层后，形成所述牺牲层之前，所述半导体结构的...

【专利技术属性】
技术研发人员：成国良，张文广，郑春生，张华，甘露，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：