用于内部电路仿真器系统的装置及其内存存取方法制造方法及图纸

提出一种用于内部电路仿真器（ＩＣＥ）系统的装置及其内存存取方法，该装置利用提供给内部电路仿真器系统的数据与地址总线来存取外部内存数据。该装置包含一第一缓冲器，用于接收内部电路仿真器的高位地址总线信号，并由一缓冲器使能信号控制，且在该缓冲器使能信号被使能时导通；一第二缓冲器，用于接收内部电路仿真器的地址／数据多任务总线信号，并由缓冲器使能信号与一方向控制信号控制，且在缓冲器使能信号被使能时导通；一高地址总线，用于连接第一缓冲器的输出，并连接至外部内存的高位地址总线；一低地址／数据多任务总线，用于连接第二缓冲器的输出，并连接至外部内存的数据总线；一低地址总线；以及控制单元。本发明专利技术可以减少插脚数，降低成本。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种内存读取方法与装置，特别涉及在内部电路仿真器(In-circuit Emulator，ICE)系统中，利用提供给内部电路仿真器的数据与地址总线来存取外部内存数据的装置与内存存取方法。
技术介绍
部分内部电路仿真器为了减少输出输入插脚(I/O pins)，而将数据总线与低位地址总线共享一组输出插脚。图1所示为具有地址数据多任务总线的内部电路仿真器的控制系统。如该图所示，由于装置12也包含中央处理器(Central processing unit，CPU)，因此装置12除了接受内部电路仿真器11的控制之外，还可通过另一组数据与地址总线存取外部内存13的数据。内部电路仿真器11利用较高位的地址(例如A15:8)产生装置12的芯片选择信号CS。也就是，当ICE 11送出的高位地址数据A15:8符合装置12所设定的地址范围时，例如高位地址数据为F8H～FFH，装置12的芯片选择信号CS会被使能(enable)，且响应ICE 11后续的存取信号。而当内部电路仿真器11送出的高位地址数据A15:8不符合装置12所设定的地址范围时，则装置12对内部电路仿真器11的地址与数据总线为闲置状态且忽略(ignore)微控制器11所产生的地址与数据信号。由于装置12内部还包含一独立的中央处理器，因此该装置12也需要存取外部内存13的数据。当装置12要存取外部内存13的数据时，则需要通过另一组数据总线与地址总线来进行。因此，装置12必须提供两组数据与地址总线。一组让内部电路仿真器11存取，而另一组则用来存取外部内存的数据。此设计将使装置12的插脚数无法减少，而增加成本。
技术实现思路
为了解决上述问题，本专利技术的目的是提供一种，该装置利用提供给内部电路仿真器系统的数据与地址总线来存取外部内存数据，以便减少该装置的输出输入插脚。为达到上述目的，本专利技术的装置包含一第一缓冲器，用于接收所述内部电路仿真器的高位地址总线信号，并由一缓冲器使能信号控制，且在该缓冲器使能信号被使能时导通；一第二缓冲器，用于接收所述内部电路仿真器的地址/数据多任务总线信号，并由所述缓冲器使能信号与一方向控制信号控制，且在所述缓冲器使能信号被使能时导通；一高地址总线，用于连接所述第一缓冲器的输出，并连接至所述外部内存的高位地址总线；一低地址/数据多任务总线，用于连接所述第二缓冲器的输出，并连接至所述外部内存的数据总线；一低地址总线，用于连接至所述外部内存的低位地址总线；以及控制单元，用于接收所述内部电路仿真器的控制信号并产生所述缓冲器使能信号与所述方向控制信号；其中所述缓冲器使能信号在所述内部电路仿真器的地址锁存信号使能时被使能，且当所述内部电路仿真器的高位地址信号不符合所述装置的地址时被禁止。本专利技术还提供一种内部电路仿真器系统的内存存取方法，用于在内部电路仿真器不存取装置的数据时，该装置利用提供给内部电路仿真器的数据与地址总线来存取外部内存数据，该方法包含下列步骤接收高位地址信号，所述装置经由一第一缓冲器接收所述内部电路仿真器所输出的高位地址信号；产生缓冲器使能控制信号，当所述内部电路仿真器的地址锁存信号使能时将缓冲器使能控制信号使能，且在所述内部电路仿真器的高位地址信号不符合所述装置所设定的地址范围时，将缓冲器使能控制信号禁止；提供一第二缓冲器，用于接收所述内部电路仿真器的地址/数据多任务总线信号，并由所述缓冲器使能信号与一方向控制信号控制，且在所述缓冲器使能信号被使能时导通；产生缓冲器方向控制信号，用于根据所述内部电路仿真器所输出的读取控制信号产生该缓冲器方向控制信号，以便控制所述第二缓冲器的导通方向；以及外部内存存取步骤，在所述缓冲器使能控制信号被禁止时，利用提供给内部电路仿真器的数据与高地址地址总线以及一低地址总线来存取外部内存数据。本专利技术可以减少插脚数，从而降低成本。附图说明图1所示为公知的具有地址数据多任务总线的内部电路仿真器的控制系统。图2示出按照本专利技术的装置的内部电路仿真器系统结构图。图3示出内部电路仿真器的高位地址数据A15:8不符合装置所设定的地址时的时序图。图4示出内部电路仿真器的高位地址数据A15:8符合装置所设定的地址和读取控制装置的数据时的时序图。图5示出内部电路仿真器的高位地址数据A15:8符合装置所设定的地址和写入数据至控制装置时的时序图。附图编号21内部电路仿真器22控制装置23外部内存24单向缓冲器25双向缓冲器具体实施方式以下参考附图详细说明本专利技术。图2显示按照本专利技术的装置的内部电路仿真器系统结构图。如该图所示，一个内部电路仿真器系统包含一内部电路仿真器21、一控制装置22、一外部内存23、以及两个缓冲器24与25。内部电路仿真器21的高位地址数据A15:8经由第一缓冲器24连接至控制装置22的高位地址总线BUF_A15:8。同时，内部电路仿真器21的地址/数据多任务总线的数据经由第二缓冲器25连接至控制装置22的地址/数据多任务总线BUF_A7:0/D7:0。另外，内部电路仿真器21的地址锁存信号ALE、读取控制信号/RD、以及写入控制信号WR则直接输入至控制装置22。控制装置22根据内部电路仿真器21的高位地址数据A15:8译码出内部电路仿真器21是否对该控制装置22进行存取(Hit)。若内部电路仿真器21对控制装置22进行存取，则控制装置22将缓冲器使能控制信号/BUF_OE使能，且根据读取控制信号/RD与写入控制信号WR设定缓冲器方向控制信号BUF_DIR。缓冲器使能控制信号/BUF_OE用来控制第一缓冲器24与第二缓冲器25是否导通，而缓冲器方向控制信号BUF_DIR用来控制第二缓冲器25的导通方向。第一缓冲器24为具有单方向导通的缓冲器。当缓冲器使能控制信号/BUF_OE被使能时，该缓冲器24导通，而当缓冲器使能控制信号/BUF_OE被禁止时，该缓冲器24的输出端保持高阻抗状态。第二缓冲器25为双向导通控制缓冲器。当缓冲器使能控制信号/BUF_OE被使能时，该缓冲器25导通，且根据缓冲器方向控制信号BUF_DIR的状态调整导通方向。而当缓冲器使能控制信号/BUF_OE被禁止时，该缓冲器25的两端均保持为高阻抗状态。外部内存23的高位地址总线连接于控制装置22的高位地址总线BUF_A15:8，而数据总线连接于控制装置22的地址/数据多任务总线BUF_A7:0/D7:0，同时低位地址总线连接于控制装置22的内存地址总线ROM_A7:0。另外，控制装置22还输出控制信号至外部内存23，例如读取信号等。当然，外部内存23还可受到缓冲器使能控制信号/BUF_OE的反向控制。也就是在缓冲器使能控制信号/BUF_OE被禁止时，该外部内存23才可被使能。控制装置22包含一控制单元221来产生缓冲器使能控制信号/BUF_OE与缓冲器方向控制信号BUF_DIR。缓冲器使能控制信号/BUF_OE是根据内部电路仿真器21的高位地址数据A15:8译码产生，而缓冲器方向控制信号BUF_DIR是由读取控制信号/RD产生。当内部电路仿真器21的高位地址数据A15:8不符合控制装置22所设定的地址时，缓冲器使能控制信号/BUF_OE被禁止(disable)，且持续至下一个地址锁存信号ALE的正边缘。以下参考图3至图5说本文档来自技高网...

【技术保护点】
一种用于内部电路仿真器系统的装置，用于利用提供给内部电路仿真器的数据与地址总线来存取外部内存数据，以便减少该装置的输出输入插脚，该装置包含： 一第一缓冲器，用于接收所述内部电路仿真器的高位地址总线信号，并由一缓冲器使能信号控制，且在该缓冲器使能信号被使能时导通； 一第二缓冲器，用于接收所述内部电路仿真器的地址／数据多任务总线信号，并由所述缓冲器使能信号与一方向控制信号控制，且在所述缓冲器使能信号被使能时导通； 一高地址总线，用于连接所述第一缓冲器的输出，并连接至所述外部内存的高位地址总线； 一低地址／数据多任务总线，用于连接所述第二缓冲器的输出，并连接至所述外部内存的数据总线； 一低地址总线，用于连接至所述外部内存的低位地址总线；以及 控制单元，用于接收所述内部电路仿真器的控制信号并产生所述缓冲器使能信号与所述方向控制信号； 其中所述缓冲器使能信号在所述内部电路仿真器的地址锁存信号使能时被使能，且当所述内部电路仿真器的高位地址信号不符合所述装置的地址时被禁止。

【技术特征摘要】

【专利技术属性】
技术研发人员：陈冠州，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]