可寻址存储设备的地址卷接功能制造技术

本发明专利技术是一个可选功能，允许数据字的地址部分可从可存储内容部分中分离出来并且该地址部分可用于不同目的而不干扰存储阵列中所存内容。本发明专利技术可看作一条命令功能，允许对总的存储阵列的区域之中和之间发展的例如地址、阻抗定标、定时和部件漂移等项目中的误差进行信号分析。技术先进之处在于数据响应于可选阵列电路的修改，用于这类操作例如地址校正证实、机器定时和部件漂移校正的目的。使用双数据率（ＳＤＲＡＭ－ＤＤＲ）单元建立的同步动态随机存取存储器的存储系统阐述本发明专利技术原理。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及提供可用的与可寻址随机存取存储器有关的卷接功能，该存储器为附加使用而将数据的地址部分卷接而不干扰存储元件内容，以及具体地涉及一种特殊命令或功能能力，用于选择性地绕过存储器组合件的存储部分和通过地址部分以备并行应用。
技术介绍
在许多数据处理操作中，进行处理的信息所具有的形式是增量或字，它们携带一个准备存储的累加部分和一个用于通知存储阵列何处存放它的识别部分。随着技术的进步，阵列变为巨大，内务处理和控制电路非常复杂，并且所存信息既大又有价值。长久以来这些阵列一直具有一些问题，例如一直增长的速度和大小环境与测试、与定时及与部件漂移之间的关系。由于存储器阵列是由装配入半导体集成电路的可寻址元件组成的，可访问性和操作限制严重地限制质量和可靠性维护测试及其他能力的增加。当技术发展时预料在未来，设备的动态可寻址阵列在要恰当地接收地址信息的证实操作中，以及当输入或扑获数据时的定时中将利用要求调整的传信技术。还希望或当部件漂移时或当可寻址设备长期不用后发现由于温度或电压变化而造成定时变化时，能够周期地重新将定时初始化。需要开发一种技术，能够在阵列的个别存储元件处维护和重新建立条件而不篡改存于阵列中的信息。
技术实现思路
本专利技术是一个可选功能，允许数据字的地址部分可从可存储内容部分中分离出来并且该地址部分可用于不同目的而不干扰存储阵列中所存内容。本专利技术可看作一条命令功能，允许对总的存储阵列的区域之中和之间发展的例如地址、阻抗定标、定时和部件漂移等项目中的误差进行信号分析。有一个先进的测试寻址的技术，其中一个存储单元例如半导体集成单元的地址总线上的信息可以直接送至单元的数据端并送回单元的控制器，以便比较控制器在地址线上发送的信息与在数据线上接收的信息而能够判断在地址线或数据线上是否有任何故障但却不干扰存储阵列中所存内容。技术先进之处在于数据响应于可选阵列电路的修改，其中阵列的存储部分被隔离及为这类操作例如定时、证实和部件漂移校正的目的而将数据的地址部分重新选择路由和重新确定功能。现阐述使用双数据率(SDRAM-DDR)单元建立的同步动态随机存取存储器的存储系统的原理。附图说明图1-9阐述当地址信号通过可寻址存储阵列时，本专利技术原理在地址信号整体性分析中的应用；其中图1-6阐述将属于本专利技术的参考数字赋予现有技术可寻址存储系统中标准的所选节点，其中图1阐述一个典型组件例如双在线组件中的基本可寻址存储单元，例如半导体集成电路，在本专利技术的阐述中将涉及的接线端都赋予参考数字。图2阐述现有技术中双数据率同步动态随机存取存储器(SDRAM-DDR)的互连功能单元，其中参考数字赋予属于本专利技术的单元。图3阐述如图2中所述现有技术SDRAM-DDR中的功能真值表。图4阐述图1-3中所示类型的双存储器组SDRAM-DDR的子组合件或卡上的布局，其中所加参考数字属于本专利技术。图5阐述图1-4中所示类型的现有技术双存储器组SDRAM-DDR的原理图，其中所加参考数字属于本专利技术。图6阐述图1-5中所示现有技术计算机系统中SDRAM-DDR类型存储卡的布局，其中所加参考数字属于本专利技术，及其中图7-9是用于阐述本专利技术的旁路实施的结构、流程和时序图，其中图7阐述图2的功能图内的旁路电路能力，用于传送地址和数据端口信息，其中参考数字属于本专利技术。图8阐述例如图6的计算机系统中本专利技术的信息流，其中参考数字属于本专利技术，及，图9使用时序图阐述当系统处于本专利技术的卷接功能或回响功能模式中时的系统性能，其中参考数字属于本专利技术。图10-13阐述本专利技术原理应用于现有技术动态随机存取存储器(DRAM)组合件中所用标准部件即芯片外驱动器的阻抗控制；其中图10阐述通过组合件用于写数据的典型DRAM数据路径。图11阐述为实施本专利技术原理而附加于如图10中所示典型写数据路径的调整的布局。图12是一个用于阐述图11的附加调整效果的时序图。图13阐述为实施本专利技术原理而附加于如图10中所示典型数据路径的调整的另一个布局。图14-16阐述本专利技术原理应用于DRAM存储组合件中时序的估价和控制的重新选择路由实施，其中 图14是一个用于阐述DRAM组合件中典型定时控制数据路径的框图。图15阐述在时序定标中实施本专利技术原理，附加于如图14中所示类型的数据路径的调整的布局，及，图16是一个用于阐述附加于如图15中所示典型数据路径的调整的定时中产生的条件的时序图。具体实施例方式可以用很多方式例如通过硬件附加、软件指令和它们的组合来实施本专利技术的可选功能，以便允许将数据的地址部分从可存储内容部分中分开从而将该地址部分用于不同用途。这些实施例分为其中将存储阵列旁路的若干组和其中将存储阵列隔离的若干组，以及重新将地址数据选择路由和用于其他用途。在这两种组中存储器内容不受干扰。本专利技术可看作为一条命令或卷接功能，用于分析、证实和校正这些数据路径例如可寻址存储组合件内地址、时序、阻抗变化和部件漂移中的变化而不干扰存储组合件中所存实际数据内容。存储组合件由存储和控制实体交织组成。在图1-6中阐述的一个典型动态随机存取存储器(DRAM)由组合在卡或板上的现有技术组件标准所组合的部件、数据路径和控制组成。本专利技术旨在提供能力以便分析数据路径的重要类型和提供校正从而在恰当界限内保持相互关系而不干扰可能存于存储器内的数据。参照图1至6，图1阐述一个典型组件例如双在线组件中的基本可寻址存储单元，例如半导体集成电路，在本专利技术的阐述中将涉及的接线端都赋予参考数字。图1中，半导体集成电路单元标以101及所有信号端都列出。有地址端A0-A12，标以102，用于按行和按列访问存储内容。有选择端组BA0-BA1，标以103，用于访问4个内部存储器组，命令端RAS、CAS、WE和CS标以104，它们分别对应于行地址、列地址、允许写和芯片选择。有一个差动时钟CLKCLK/对，标以105，用于使芯片内操作与系统时钟同步，以及允许时钟端CLE标以106，用于允许和禁止时钟工作。图1中显示4、8或16个数据端口DQ0-DQ15，它们取决于芯片的数据宽度，数据选通UDQS、LDQS标以107，每个用于8个数据位。数据端口用于发送READ信息数据或接收WRITE信息数据。这些选通由读取和接收操作上的数据所驱动，用作时钟功能，在选通脉冲的上升沿和下降沿两者上面都有数据。还有用于内部电路的电源端VDD和VSS及用于数据和选通端的I/O电源端VDDQ和VSSQ，及一个用于接收数据的参考电压端Vref。图1和图2一起阐述现有技术中双数据率同步动态随机存取存储器(SDRAM-DDR)的互连功能单元，其中参考数字赋予属于本专利技术的单元，以及一起描述一个具有地址和数据端口的可寻址半导体设备，它在分析地址正确度时是重要的数据路径位置。图2中显示随机存取存储器(RAM)设备的主要部件的功能图。在图2中，时钟标以(202)，它在此实例中用于接收地址寄存器(标以212)中的地址(标以206)以及存储器组地址(标以204)。在定时寄存器(标以205)中，一起接收时钟(202)与芯片选择命令(标以201)和ras、cas和we命令(标以203)。由延迟锁定回路(标以208)延迟的时钟信号用于驱动数据选通发生器(标以214)，用于使通过输出缓存(标以216)的读取操作本文档来自技高网...

【技术保护点】
一种能够改进所述驱动器元件的阻抗的标定的可寻址随机存取存储器，所述可寻址随机存取存储器具有多个按照列和行排列的数据阵列组，提供读取和写信号给所述组并在不同命令周期内在所述列的控制和解码电路的控制下多路转换至公共数据总线内以及具有每个所述组的功率驱动元件，所述可寻址随机存取存储器还包括：一个装置，用于在写命令周期内提供一个调整信号，可用于禁止从所述公共数据总线输入至所述阵列组内以及将所述写命令信号与所述列的电路断开，一个装置，用于向每个所述功率驱动元件发送阻抗控 制向量信号，以便标示至少幅值变化和对现有阻抗状态满意其中之一，及一个装置，用于在所述公共数据总线上产生阻抗控制指令并发送所述指令至所述阻抗控制向量发送装置，所述指令可用于自所述至少幅值变化和对现有阻抗状态满意的其中之一的列表值中进行 选择。

【技术特征摘要】
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【专利技术属性】
技术研发人员：保罗W科茨，威廉P霍威斯，季力，桐畑外志昭，约翰M罗斯，沈武，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]