带有快速位提取和位插入单元的数字信号处理器制造技术

一种带有快速位提取和位插入单元的数字信号处理器，在处理器内核的算术运算单元内部集成一个位提取和位插入单元，位提取和位插入单元由加法器，移位器以及源和目的寄存器组成，采用与或逻辑来替代现有的多选一逻辑以减少时延，进行位提取操作时，移位的同时进行加法运算并用很短位数的加法替代较长位数的加法，位插入操作时采用对中间结果进行与或逻辑运算，得到需要的结果。本发明专利技术利用简化的结构减少了位提取和位插入指令的执行时间，通过器件复用提高了面积利用率，从而提高了整个芯片的性价比。

【技术实现步骤摘要】

本专利技术涉及的是一种数字信号处理器，特别是一种带有快速位提取和位插入单元的数字信号处理器，属于数字信号处理

技术介绍
在高端数字信号处理器芯片设计中，位提取和位插入指令如EXTRACT、INSERT应用很多。在美国摩托罗拉(Motorola)公司的DSP56300系列手册-24位数字信号处理器第三版(DSP56300Family Manual-24-bit Digital SignalProcessor Revision 3.0)中介绍了这两条指令的实现形式，代表了当今这两条指令的主流实现方法。然而，实现此类指令需要执行多次移位操作和多路选通逻辑操作，比如位插入指令的实现需要三层逻辑，一层为移位操作，其他两层均需用1个临时寄存器存放多选一操作的中间结果，因而与其他指令相比需要更多的执行时间。如果要单周期执行这类指令，它们往往成为芯片的关键路径，决定了芯片的最高时钟频率。此外，多次使用移位单元以及存放多位数据需要更大的芯片面积，从而造成芯片成本的增加。
技术实现思路
本专利技术的目的在于克服现有技术的不足，提出一种带有快速位提取和位插入单元的数字信号处理器，使用快速的与或逻辑电路而不是较慢的多选一电路来减小时延，使用器件复用技术来减小面积从而减少功耗，在进行位提取时，移位的同时能进行加法运算，并用很短位数的加法替代较长位数的加法。本专利技术涉及的数字信号处理器主要包括地址产生单元、指令译码单元、程序控制单元、算术运算单元。程序控制单元通过指令总线向指令存储器给出指令地址，并从指令存储器中接收指令将它送到指令译码单元。指令译码单元将译码以后的数据发送到两路并行的数据通道，即算术运算单元和地址产生单元。算术运算单元将其状态信息传给程序控制单元，并将运算结果送给数据存储器或者从数据存储器接收数据。地址产生单元将地址值送给数据存储器，指定相应的存储和读写的位置。本专利技术在所述的算术运算单元内部集成了一个位提取和位插入单元。本专利技术的位提取和位插入单元主要包括加法器，移位器以及源寄存器和目的寄存器。位提取时，源寄存器的值输入加法器或移位器，加法器或移位器的输出经过一些逻辑操作后输出到目的寄存器中。位插入时，位宽和偏移量值输入到一个加法器，其输出作为第一个中间结果；源寄存器的值和偏移量值输入到一个移位器，其输出作为第二个中间结果；根据偏移量直接得到第三个中间结果。这三个中间结果分别输入到与或逻辑运算单元，生成两个临时数作为或门的输入，其输出即得到需要的结果。当运行简单的位操作时调用一般的移位器，将传统的多层串联型结构尽量简化，减少了执行时间；在进行位提取操作时，6位加法运算和移位操作同时进行，用得到的和去取相关符号位从而节省了一层多选一操作，而两个6位数的加法只需一个7位的寄存器存放结果，从而节省了面积。位插入操作需两步完成，第一步并行生成3个临时操作数；第二步对生成的三个中间结果进行与或逻辑运算，生成两个临时数；最后对这两个临时数进行或运算，得到需要的结果。本专利技术具有实质性特点和显著进步。传统方法在实现位插入指令时需要三层，本专利技术将其减少为两层，几乎减少了三分之一的时延；采用时延较小的与或逻辑替代较慢的多选一逻辑也可减少时延；将位提取类指令和位插入类指令在同一个单元中实现可以复用许多中间结果或同一个移位器，从而减小芯片面积，降低芯片功耗。本专利技术利用简化的结构减少了位提取和位插入指令的执行时间，通过器件复用提高了面积利用率，从而提高了整个芯片的性价比。附图说明图1为本专利技术的数字信号处理器的整体结构框图。如图1所示，本专利技术的处理器由数字信号处理器内核和指令存储器，数据存储器连接而成，其中内核包括程序控制单元，指令译码单元，算术运算单元和地址产生单元，在算术运算单元内部集成了一个位提取和位插入单元。图2为本专利技术位提取类指令功能示意图。图3为本专利技术位插入类指令功能示意图。图4为本专利技术位提取类指令的实现流程图。图5为本专利技术位插入类指令的实现流程图。具体实施例方式以下结合附图对本专利技术的技术方案作进一步描述。图1中描述了本专利技术的数字信号处理器中各个组成模块之间的关系。如图1所示，本专利技术的数字信号处理器由数字信号处理器内核和指令存储器，数据存储器连接而成，其中数字信号处理器内核包括地址产生单元、指令译码单元、程序控制单元、算术运算单元。数字信号处理器内核的指令译码单元连接算术运算单元及地址产生单元，并双向连接到程序控制单元，程序控制单元连接到指令存储器，并从指令存储器中获取指令；算术运算单元和程序控制单元单向相连；算术运算单元双向连接到数据存储器，地址产生器单元由地址总线连接到数据存储器并能与算术运算单元进行双向数据交换。位提取和位插入单元位于算术运算单元内。程序控制单元通过指令总线向指令存储器给出指令地址，并从指令存储器中接收指令将它送到指令译码单元。指令译码单元将译码以后的数据发送到两路并行的数据通道，即算术运算单元和地址产生单元。算术运算单元将其状态信息传给程序控制单元，并将运算结果送给数据存储器或者从数据存储器接收数据。地址产生单元将地址值送给数据存储器，指定相应的存储和读写的位置。本专利技术在所述的算术运算单元内部集成了一个位提取和位插入单元。如图2所示，本专利技术的位提取类指令由2个源寄存器和1个目的寄存器来实现。源寄存器和目的寄存器均为72位。源寄存器1的低6位代表要进行提取操作的位宽的值(width)，源寄存器1的高6位代表从源寄存器2中提取的起始位置的偏移量(offset)。源寄存器2中的移至目的寄存器的。目的寄存器的其他位根据源寄存器2的(offset+width-1)位做符号位扩展。如图3所示，本专利技术的位插入类指令由2个源寄存器和1个目的寄存器来实现。源寄存器1的低6位代表要进行位提取操作的位宽的值(width)，源寄存器1的高6位代表插入目的寄存器的起始位置的值(offset)。源寄存器2中的移至目的寄存器的，目的寄存器的其他位保持原值不变。如图4所示，本专利技术在对源寄存器2进行移位操作的同时，进行位宽加上偏移量的6位加法运算，用得到的和去取源寄存器2的相关符号位。移位的同时进行加法运算，只需一层逻辑的时延可得指令执行结果。更重要的是本专利技术节省一层多选一操作，极大的节省执行时间。两个6位数的加法只需一个7位的寄存器存放结果，从而节省芯片面积。本专利技术所涉及的快速位插入单元需2步完成。如图5所示，第一步并行生成3个临时操作数位宽和偏移量值输入到一个加法器，从而取得插入值1；源寄存器的值和偏移量值输入到一个移位器，得到将源寄存器2的值左移偏移量位的插入值2；根据偏移量直接得到的插入值3。插入值1和插入值2连到与门A，它的输出得到临时数1；插入值3经过一个反向器和插入值1一起输入到或门C，或门C的输出和目的寄存器的值一起输入到与门B得到临时数2；两个临时数又连到或门D的输入端，该或门的输出端得到的就是最后结果。权利要求1.一种带有快速位提取和位插入单元的数字信号处理器，包括地址产生单元、指令译码单元、程序控制单元、算术运算单元，其特征在于在算术运算单元内部集成一个位提取和位插入单元，包含实现位提取和位插入这两类指令，位提取类指令有两个源寄存器和一个目的寄存器，第一个源寄存器的低6位代表要进行提取操作的位宽的值，高本文档来自技高网...

【技术保护点】
一种带有快速位提取和位插入单元的数字信号处理器，包括地址产生单元、指令译码单元、程序控制单元、算术运算单元，其特征在于在算术运算单元内部集成一个位提取和位插入单元，包含实现位提取和位插入这两类指令，位提取类指令有两个源寄存器和一个目的寄存器，第一个源寄存器的低６位代表要进行提取操作的位宽的值，高６位代表从第二个源寄存器中提取的起始位置的值，第二个源寄存器中的［ｏｆｆｓｅｔ＋ｗｉｄｔｈ－１：ｏｆｆｓｅｔ］移至目的寄存器的［ｗｉｄｔｈ－１∶０］，目的寄存器的其他位根据第二个源寄存器的（ｏｆｆｓｅｔ＋ｗｉｄｔｈ－１）位做符号位扩展；位插入类指令有两个源寄存器和一个目的寄存器，第一个源寄存器的低６位代表要进行位提取操作的位宽的值，高６位代表插入目的寄存器的起始位置的值，第二个源寄存器中的［ｗｉｄｔｈ－１∶０］移至目的寄存器的［ｏｆｆｓｅｔ＋ｗｉｄｔｈ－１：ｏｆｆｓｅｔ］，目的寄存器的其他位保持原值不变；位提取时，源寄存器的值输入加法器或移位器，加法器或移位器的输出经过逻辑操作后输出到目的寄存器中，位插入时，位宽和偏移量值输入到一个加法器，其输出作为第一个中间结果，源寄存器的值和偏移量值输入到一个移位器，其输出作为第二个中间结果，根据偏移量直接得到第三个中间结果，这三个中间结果分别输入到与或逻辑运算单元，生成两个临时数作为或门的输入，其输出即得到需要的结果。...

【技术特征摘要】

【专利技术属性】
技术研发人员：王兵，徐如淏，
申请(专利权)人：上海交通大学，上海交大汉芯科技有限公司，
类型：发明
国别省市：31[中国|上海]