半导体集成电路制造技术

本发明专利技术提供半导体集成电路，对于有限的存储资源或者地址资源的分配易于具有灵活性。与ＰＣＩ总线连接的半导体集成电路具有配置寄存器，依据其中的基地址寄存器（３０）的可读写区域（Ｆｖ）的大小，来决定该半导体集成电路所分配的地址空间的大小。采用屏蔽电路（３１）改变基地址寄存器的可读写区域的大小。可以根据由屏蔽信号指定的屏蔽比特数，可变地设定本地地址空间的大小。例如在使用多个ＰＣＩ器件的情况，可以选择地减小分配给各器件的存储空间，能够将有限的资源分配给多个ＰＣＩ器件，与系统构建的情况相对应。

【技术实现步骤摘要】

本专利技术涉及具有由外部定义资源分配的配置电路的半导体集成电路，涉及适用于例如与即插即用对应的PCI(Peripheral ComponentInterconnect外设部件互连)器件的有效技术。
技术介绍
PCI总线对应于即插即用(Plug and Play)，针对连接的器件的资源分配等的各种设定，由系统侧例如OS(操作系统)进行(专利文献1)。此时，该器件所必需的存储空间，由器件保持的配置寄存器(Configuration Register)中的基地址寄存器(Base AddressRegister)的结构所决定。亦即，基地址寄存器由逻辑值固定的低位多比特和逻辑值可变的高位多比特构成，逻辑值固定的比特数决定了本地的地址区域的大小，在逻辑值可变的区域保持本地的地址空间的基地址高位。系统侧将基地址分配给PCI器件时，从系统侧在基地址寄存器写入全部比特逻辑值1的数据，随后读出寄存器的值，根据不能写入逻辑值1的比特数(基地址寄存器的逻辑值固定的低位多比特数)，自动地计算出该器件必需的地址空间的大小。之后，在基地址寄存器的逻辑值可变的高位多比特写入地址，由此对该器件分配本地的地址空间。专利文献1(日本)特开平11-39249号公报本专利技术人对即插即用所产生的资源分配进行了研究。以往，作为资源可以分配的本地地址空间的大小，取决于基地址寄存器的结构而固定。亦即，可分配的地址空间的大小，取决于基地址寄存器的逻辑值固定的低位多比特的比特数。这样，通过即插即用分配资源的器件的存储空间，取决于器件固有的基地址寄存器的硬件构成。因此，在构建各种系统时，有限的资源分配中不能具有灵活性。例如在使用多个PCI器件的情况下，由于分配给各器件的存储空间不能过小，所以不能把有限的资源分配给多个PCI器件，也不能与构建的系统对应。
技术实现思路
本专利技术的目的在于提供一种半导体集成电路，对于有限的存储资源或者地址资源的分配易于具有灵活性地对应。本专利技术的其它目的在于提供一种半导体集成电路，能够改变通过即插即用可以分配的地址空间的大小，因此不必使用因程序等产生的复杂处理和逻辑规模大的电路，能够比较容易地改变。从本说明书的描述及附图可以了解本专利技术的上述及其它目的和新的特征。以下，对本申请公开的本专利技术代表性的概要做简单的说明。(1)半导体集成电路具有由外部定义资源分配的配置电路。所述配置电路包括基地址寄存器，具有逻辑值固定的低位多比特区和逻辑值可变的高位多比特区，并且用于地址空间分配；及限制电路，对所述基地址寄存器的高位侧多比特区，将通过比特数可变而进行的写入或读出，限制在所述固定逻辑值。地址寄存器的低位侧固定逻辑值的比特数决定地址空间的大小，地址寄存器的值决定其地址空间的开始(先头)地址。如上所述，如果由针对所述基地址寄存器的逻辑值可变的高位多比特区的限制电路所产生的限制比特数较少，则增加基地址寄存器的低位侧的固定逻辑值的全部比特数，相反，如果限制比特数多，则减少所述低位侧固定逻辑值的全部比特数。在半导体集成电路中，可分配的本地地址空间的大小，与基地址寄存器的固定逻辑值的低位侧比特数成比例。因此，根据比特数可变的限制比特数，能够在半导体集成电路中可变地设定可以分配的本地地址空间的大小。由此，在构建各种系统时，能够在有限的存储资源或者地址资源的分配上具有灵活性。例如即使在使用多个PCI器件的情况下，也可以选择地减小分配给各器件的存储空间，将有限的资源分配给多个PCI器件，与系统构建的情况对应。根据本专利技术的具体实施例，所述限制电路是根据屏蔽控制信息，将所述基地址寄存器的高位侧多比特区的一部分屏蔽为所述固定逻辑值的电路。屏蔽控制信息决定所述限制比特数。屏蔽电路对应于例如从高位多比特区读出的信息进行所述的屏蔽。也可以在对基地址寄存器写入时进行屏蔽。(2)作为本专利技术的具体实施例，所述配置电路具有保持屏蔽控制信息的闭锁电路。针对本地地址的分配，应从外部将必要的屏蔽控制信息保持在所述闭锁电路。例如，所述闭锁电路可以响应针对半导体集成电路的复位解除，而将预定的外部端子的值作为屏蔽控制信息予以闭锁。控制所述配置电路的控制电路，进行资源分配时，在复位解除后的配置周期中控制如下动作，即，将从外部输入的所述固定逻辑值的反转数据，保持在基地址寄存器的逻辑值可变的高位多比特(第一处理)，保持后通过所述屏蔽电路向外部输出所述基地址寄存器所保持的值(第二处理)，向外部输出后，将从外部输入的数据保持在基地址寄存器(第三处理)。主机装置对于在配置周期中通过第一处理保持并写入在基地址寄存器的数据，判断通过第二处理从基地址寄存器读出的数据的固定逻辑值的比特数是多少比特，由此识别半导体集成电路必需的本地地址空间的大小。主机装置决定已识别大小的地址空间的分配，通过第三处理将其地址空间的开始地址写入基地址寄存器。由此，进行地址空间的分配。如上所述，在即插即用时可分配的存储空间的大小能够被改变，因此不必使用由程序等产生的复杂处理和逻辑规模大的电路，可以比较容易地实现。上述在配置周期中进行处理的配置电路及其控制电路例如构成PCI总线接口电路。具有这种PCI总线接口电路的半导体集成电路，具有中央处理装置，中央处理装置可以将例如上述PCI总线接口电路作为一个外部输入输出电路进行控制。(3)与上述一部分观点不同的专利技术是这样的半导体集成电路，采用将逻辑值固定的低位比特数规定为本地地址空间容量的基地址寄存器，进行本地地址空间的分配，其中，所述基地址寄存器可以从半导体集成电路的外部进行读写，具有能够通过比特数可变而将所述基地址寄存器的高位侧多比特的一部分、限制为所述逻辑值固定的限制电路，能够改变本地地址空间的容量。所述限制电路对于例如从基地址寄存器读出的值进行所述逻辑值固定的限制。也可以在对基地址寄存器写入时进行逻辑值固定的限制。作为优选方式，具有闭锁电路，该闭锁电路响应半导体集成电路的复位动作的解除，将用于通过所述限制电路指定成为逻辑值固定的比特数的控制信息，从外部取入并保持。本专利技术具有如下效果能够提供本地地址空间可变、灵活性提高的半导体集成电路。附图说明图1是示出配置电路中用于地址分配的详细电路结构的逻辑电路图。图2是本专利技术的一个例子涉及的微处理器的框图。图3是示出PCI器件总线接口电路的框图。图4是示出对应于复位动作的配置周期的说明图。图5是示出屏蔽信号的值与其设定的存储空间的大小的关系的说明图。图6是示出屏蔽选择信号的写入动作的时序(定时)图。图7是示出由单个PCI器件利用512MB的存储空间的系统构成例的说明图。图8是示出在四个PCI器件进行分散处理、总共使用512MB存储空间时的系统构成例的说明图。附图标记说明1 微处理器；2 CPU；3 命令高速缓冲存储器；4 数据高速缓冲存储器；8 PCI总线接口电路；15 内部总线；16 PCI总线；20 PCI总线接口控制部；23 配置电路；24 配置寄存器；30 基地址寄存器；31 屏蔽电路；32 闭锁(latch)电路；Ff(B0～B25)逻辑值固定区域；Fv(B26～B31)逻辑值可变区域；33 屏蔽(mask)信号输出电路；34 与门；35 屏蔽选择信号；36 屏蔽信号具体实施方式图2是本专利技术一个例子涉及的微处理器1。该图所示的微处理本文档来自技高网...

【技术保护点】
一种半导体集成电路，具有由外部定义资源分配的配置电路，其特征在于，所述配置电路包括：　基地址寄存器，具有逻辑值固定的低位多比特区和逻辑值可变的高位多比特区，并且用于地址空间分配；及限制电路，对所述基地址寄存器的高位侧多比特区，将通过比特数可变而进行的写入或读出，限制在所述固定逻辑值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：友部胜一，
申请(专利权)人：株式会社日立制作所，
类型：发明
国别省市：JP[日本]