基于ＣＰＬＤ和ＳＤＲＡＭ的高速大容量数据采集系统，它具体是一种基于ＣＰＬＤ和ＳＤＲＡＭ的高速大容量数据采集系统。模拟信号输入到匹配输入网络电路（１）的信号输入端，（１）的信号输出端连接放大缓冲电路（２）的信号输入端，（２）的信号输出端连接模／数转换电路（３）的模拟信号输入端，（３）的数据输出端连接ＣＰＬＤ控制单元电路（４）的数据输入端，（３）时钟信号输入端连接（４）的时钟信号输出端，（４）的数据输出端连接接口电路（５）的数据输入端，（４）的数据输出输入端连接（６）的数据输入输出端。本发明专利技术的最高采样频率是１００ＭＨｚ，存储容量是２５６ＭＢｉｔ，并具有缓存容量大、可扩容、集成度高、可靠性高、抗干扰能力高等优点，它能应用在高速测控和图像采集处理系统中。
【技术实现步骤摘要】
本专利技术涉及的是数据采集系统，具体是一种基于CPLD和SDRAM的高速大容量数据采集系统。
技术介绍
随着科学技术的发展和数据采集与处理系统的广泛应用，人们对数据采集系统的主要技术指标，如通过速率、分辨率、精度、输入电压范围以及抗干扰能力等方面，都提出了越来越高的要求，尤其是通过速率，是设计和使用者都十分关心的一项重要技术指标。通过速率的提高势必带来数据存储容量的增加，普通的静态存储器无法满足存储容量上的要求。
技术实现思路
本专利技术的目的是提供一种基于CPLD和SDRAM的高速大容量数据采集系统。本专利技术能对模拟信号进行高速、大容量的数据采集。本专利技术由匹配输入网络电路1、放大缓冲电路2、模/数转换电路3、CPLD控制单元电路4、接口电路5、SDRAM存储单元电路6组成；模拟信号输入到匹配输入网络电路1的信号输入端，匹配输入网络电路1的信号输出端连接放大缓冲电路2的信号输入端，放大缓冲电路2的信号输出端连接模/数转换电路3的模拟信号输入端，模/数转换电路3的数据输出端连接CPLD控制单元电路4的数据输入端，模/数转换电路3的时钟信号输入端连接CPLD控制单元电路4的时钟信号输出端，CPLD控制单元电路4的数据输出端连接接口电路5的数据输入端，CPLD控制单元电路4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端。工作原理模拟信号通过匹配输入网络电路1、放大缓冲电路2输入到模/数转换电路3中，经过模/数转换电路3的模/数转换后输入到CPLD控制单元电路4中进行数据处理，并通过SDRAM存储单元电路6进行高速大容量的存储，CPLD控制单元电路4通过接口电路5与计算机进行数据交换。本专利技术的最高采样频率是100MHz，存储容量是256MBit，并具有缓存容量大、可扩容、集成度高、可靠性高、抗干扰能力高等优点，它能应用在高速测控和图像采集处理系统中。附图说明图1是本专利技术的整体电路结构示意图，图2是CPLD控制单元电路4的电路结构示意图，图3是SDRAM控制器4-4的电路结构示意图。具体实施例方式结合图1、图2、图3说明本实施方式，本实施方式由匹配输入网络电路1、放大缓冲电路2、模/数转换电路3、CPLD控制单元电路4、接口电路5、SDRAM存储单元电路6组成；模拟信号输入到匹配输入网络电路1的信号输入端，匹配输入网络电路1的信号输出端连接放大缓冲电路2的信号输入端，放大缓冲电路2的信号输出端连接模/数转换电路3的模拟信号输入端，模/数转换电路3的数据输出端连接CPLD控制单元电路4的数据输入端，模/数转换电路3的时钟信号输入端连接CPLD控制单元电路4的时钟信号输出端，CPLD控制单元电路4的数据输出端连接接口电路5的数据输入端，CPLD控制单元电路4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端。所述CPLD控制单元电路4由状态机电路4-1、FIFO输入电路4-2、8/32位数据转换电路4-3、SDRAM控制器4-4、32/8位数据转换电路4-5、FIFO输出电路4-6、地址发生器4-7、时钟电路4-8组成；状态机电路4-1的五个输出输入控制端分别连接FIFO输入电路4-2的输入输出控制端、8/32位数据转换电路4-3的输入输出控制端、SDRAM控制器4-4的输入输出控制端、32/8位数据转换电路4-5的输入输出控制端、FIFO输出电路4-6的输入输出控制端，时钟电路4-8的七个时钟信号输出端分别连接模/数转换器3的时钟信号输入端、FIFO输入电路4-2的时钟信号输入端、8/32位数据转换电路4-3的时钟信号输入端、SDRAM控制器4-4的时钟信号输入端、32/8位数据转换电路4-5的时钟信号输入端、FIFO输出电路4-6的时钟信号输入端、地址发生器4-7的时钟信号输入端，地址发生器4-7的输出端连接SDRAM控制器4-4的输入端，SDRAM控制器4-4的数据输出输入端连接SDRAM存储单元电路6的数据输入输出端，模/数转换器3的数据输出端连接FIFO输入电路4-2的数据输入端，FIFO输入电路4-2的数据输出端连接8/32位数据转换电路4-3数据输入端，8/32位数据转换电路4-3的数据输出端连接SDRAM控制器4-4的数据输入端，SDRAM控制器4-4的的数据输出端连接32/8位数据转换电路4-5的数据输入端，32/8位数据转换电路4-5的的数据输出端连接FIFO输出电路4-6的数据输入端，FIFO输出电路4-6的数据输出端连接接口电路5的数据输入端；所述SDRAM控制器4-4由控制接口模块4-4-1、数据通路模块4-4-2、命令模块4-4-3组成；状态机电路4-1的一个输出输入控制端连接控制接口模块4-4-1的输入输出控制端，地址发生器4-7的一个时钟信号输出端连接控制接口模块4-4-1的时钟信号输入端，控制接口模块4-4-1的数据输出输入端、数据通路模块4-4-2的一个数据输出输入端与命令模块4-4-3的一个数据输入输出端相连接，数据通路模块4-4-2的另一个数据输出输入端、命令模块4-4-3的另一个数据输出输入端与SDRAM存储单元电路6的数据输入输出端相连接，8/32位数据转换电路4-3的数据输出端连接数据通路模块4-4-2的数据输入端，数据通路模块4-4-2的数据输出端连接32/8位数据转换电路4-5的数据输入端。模/数转换电路3选用的型号是AD9054，CPLD控制单元电路4选用的型号是Altera公司的ACEX1K系列的EPF10K50E，接口电路5选用的型号是PCI9030，SDRAM存储单元电路6选用的型号是HY57V651620。权利要求1.基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于它由匹配输入网络电路(1)、放大缓冲电路(2)、模/数转换电路(3)、CPLD控制单元电路(4)、接口电路(5)、SDRAM存储单元电路(6)组成；模拟信号输入到匹配输入网络电路(1)的信号输入端，匹配输入网络电路(1)的信号输出端连接放大缓冲电路(2)的信号输入端，放大缓冲电路(2)的信号输出端连接模/数转换电路(3)的模拟信号输入端，模/数转换电路(3)的数据输出端连接CPLD控制单元电路(4)的数据输入端，模/数转换电路(3)的时钟信号输入端连接CPLD控制单元电路(4)的时钟信号输出端，CPLD控制单元电路(4)的数据输出端连接接口电路(5)的数据输入端，CPLD控制单元电路(4)的数据输出输入端连接SDRAM存储单元电路(6)的数据输入输出端。2.根据权利要求1所述的基于CPLD和SDRAM的高速大容量数据采集系统，其特征在于CPLD控制单元电路(4)由状态机电路(4-1)、FIFO输入电路(4-2)、8/32位数据转换电路(4-3)、SDRAM控制器(4-4)、32/8位数据转换电路(4-5)、FIFO输出电路(4-6)、地址发生器(4-7)、时钟电路(4-8)组成；状态机电路(4-1)的五个输出输入控制端分别连接FIFO输入电路(4-2)的输入输出控制端、8/32位数据转换电路(4-3)的输入输出控制端、SDRAM控制器(4-4)的输入输出控制端、32/8位数据转换电路(4-5)的输入输出控制端、FIFO输出电路(4-6)的输入输出控制端，时钟本文档来自技高网...
【技术保护点】
基于ＣＰＬＤ和ＳＤＲＡＭ的高速大容量数据采集系统，其特征在于它由匹配输入网络电路（１）、放大缓冲电路（２）、模／数转换电路（３）、ＣＰＬＤ控制单元电路（４）、接口电路（５）、ＳＤＲＡＭ存储单元电路（６）组成；模拟信号输入到匹配输入网络电路（１）的信号输入端，匹配输入网络电路（１）的信号输出端连接放大缓冲电路（２）的信号输入端，放大缓冲电路（２）的信号输出端连接模／数转换电路（３）的模拟信号输入端，模／数转换电路（３）的数据输出端连接ＣＰＬＤ控制单元电路（４）的数据输入端，模／数转换电路（３）的时钟信号输入端连接ＣＰＬＤ控制单元电路（４）的时钟信号输出端，ＣＰＬＤ控制单元电路（４）的数据输出端连接接口电路（５）的数据输入端，ＣＰＬＤ控制单元电路（４）的数据输出输入端连接ＳＤＲＡＭ存储单元电路（６）的数据输入输出端。
【技术特征摘要】
【专利技术属性】
技术研发人员：王立欣，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：93[中国|哈尔滨]
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