存储器控制器制造技术

一种存储器控制器（１），其将非易失性存储器（２）的存储区分为第１和第２块（２０Ａ、２０Ｂ），对各块（２０Ａ、２０Ｂ）连续写入数据，另外从上述存储区读出数据，其特征在于具备对上述第１块（２０Ａ）写入数据的第１写入单元（１２Ａ）和第２写入单元（１２Ｂ），该第２写入单元当由第１写入单元（１２Ａ）写入数据的动作完成时，至少经过等待时间之后，对上述第２块（２０Ｂ）写入数据，该等待时间大约与由电源断开而电源电压降低到不能向上述存储区写入数据的电压值的时间相同。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种例如对EEPROM等非易失性存储器进行存取的存储器控制器。
技术介绍
对非易失性的EEPROM的存取顺序和对易失性RAM等的存取顺序不同，要一定程度冗余化，以便即使数据写入中因电源断开等而使数据破坏也能尽可能读出有效的数据。例如，有日本专利特开平9-293028号公报上所示那样的存取顺序。这是数据写入EEPROM的时候，将其数据(备用数据)和使位反转后的镜像数据的组写入第1存储区，而且接着也将相同备用数据和镜像数据的组写入隔开规定地址的第2存储区。据此，从EEPROM读出数据的时候，最初比较第1存储区的备用数据和镜像数据，当由比较结果检出错误时，进而比较第2存储区的备用数据和镜像数据。在第2存储区中的数据正常的情况下，能够读出并输出该第2存储区中存储的数据。作为其它的存取顺序，有日本专利特开平5-143468号公报上公开的方法。这个方法，在EEPROM内设置第1和第2存储区(存储区域)，最初对第1存储区写入数据和纠错码，在更新其数据的时候，接着对第2存储区写入更新数据和纠错码。进而在下一次数据更新时，改写第1存储区的数据和纠错码，同样在下一次数据更新时，改写第2存储区的数据和纠错码。总之，对第1和第2存储区交替地写入数据。由此，从EEPROM读出数据时，例如从第2存储区读出最新的数据和纠错码，对照其纠错码的结果，当读出的最新数据有错误的时候，从第1存储区读出并输出其以前被更新了的旧数据。但是，在如上述这样对第1和第2存储区按顺序或交替地写入数据的方法中，如果连续写入数据正在进行时从第1向第2存储区转移数据的写入地点的时候电源断开的话，存在第1和第2存储区的双方会产生写入错误的危险。其理由是，尽管电源断开，电源电压并没有急剧地下降而是徐徐下降，暂时通过渐弱效应而继续写入动作。为此，关于电源断开时分开写入第1和第2存储区的相同数据或新旧2个数据，成为在双方都写入的错误，在电源修复后有可能不能作为正常的数据而读出的情况。
技术实现思路
本专利技术的目的在于，提供一种从第1向第2存储区写入数据当中即使电源断开，也能尽可能地读出有效数据的存储器控制器。根据本专利技术，提供一种存储器控制器，其将非易失性存储器的存储区分为第1和第2块，将数据连续写入各块，另外从上述存储区读出数据，其特征是具备第1写入单元，对上述第1块写入数据；第2写入单元，其当根据上述第1写入单元的写入数据动作完成时，在至少经过等待时间以后，对上述第2块写入数据，该等待时间大约与由于电源断开而电源电压降低到不能向上述存储区写入数据的电压值的时间相同。作为优选的实施方式，可以构成为如下结构具有在对各个上述第1和第2块写入数据时，生成错误检出用的校验码的校验码生成单元；上述第1和第2写入单元也对各个上述第1和第2块写入上述校验码。作为优选的实施方式，可以构成为具有错误检出单元，其从上述存储区读出数据时，按每一个上述第1和第2块，根据存储的数据和上述校验码而检出错误；读出单元，其从上述第1块读出数据和上述校验码，如果通过上述错误检出单元没有检出错误，则输出从上述第1块读出的数据，另外如果检出错误，则进而从上述第2块读出数据和上述校验码，如果通过上述错误检出单元没有检出错误，则输出从上述第2块读出的数据。作为优选的实施方式，可以构成为如下结构上述读出单元在上述第1和第2块的双方检出错误的情况下，输出预先存储的默认数据。作为优选的实施方式，可以构成为如下结构存储于上述存储区的数据由二进制数据组成；上述第1写入单元按原样向上述第1块写入成为对象的数据；另外上述第2写入单元生成将通过上述第1写入单元写入到上述第1块的数据的各位的二进制值反转后的数据，并写入到上述第2块。作为优选的实施方式，可以构成为具有“异”门运算单元，其从上述存储区读出数据时，对存储于上述第1和第2块的双方的互相有对应关系的数据进行“异”门运算；读出单元，其从上述第1和第2块的双方读出互相有对应关系的数据的值，通过上述“异”门运算单元，进行上述“异”门运算而得到的结果为1时，输出从上述第1或第2块读出的数据。作为优选的实施方式，可以构成为如下结构通过上述“异”门运算单元进行上述“异”门运算而得到的结果为0时，输出预先存储的默认数据。本专利技术的其它特征和优点，通过参照附图进行的以下详细说明，会更清楚。附图说明图1是表示本专利技术的一个实施方式框图。图2是为了说明电源电压和写入数据的时间关系的时间图。图3是表示写入处理的流程图。图4是表示读出处理的流程图。图5是表示本专利技术的另一个实施方式的框图。图6是表示根据另一个实施方式的写入处理的流程图。图7是表示根据另一个实施方式的读出处理的流程图。具体实施例方式图1是表示本专利技术的一个实施方式的框图。这个实施方式，以个人计算机用的液晶显示器为例子。液晶显示器具备作为OSD(在屏幕上显示/on screendisplay)功能用于在屏幕上重叠显示屏幕的亮度和对比度等调整项目的MPU1；保持关于OSD调整项目的调整数据的EEPROM2；执行MPU1的程序的ROM200；控制液晶屏幕的LCD控制电路3；OSD调整用开关4等。MPU1、EEPROM2和ROM200经由内部总线相互连接起来。在MPU1，经由图上未示出的接口电路等，连接有LCD控制电路3或OSD调整用开关4。MPU1具有作为存储器控制器的所谓输入输出控制单元10、校验码生成单元11、第1和第2写入单元12A、12B、读出单元13、和错误检出单元14的功能组件。EEPROM2的存储区，作为可读出上述调整数据的地址空间，具有第1块20A和第2块20B的2个块。对ROM200预先写入有关OSD调整项目的默认数据。LCD控制电路3，根据从MPU1经由输入输出控制单元10而输出的控制信号，使液晶屏幕的状态变化，或者在屏幕上重叠显示OSD调整项目。OSD调整用开关4，用作用户变更或输入OSD调整项目的值的操作手段。OSD调整用开关4的操作信息(关于OSD调整项目的数据)，经由输入输出控制单元10而输入到MPU1。输入到MPU1的有关OSD调整项目的数据(调整数据)，通过第1写入单元12A写入到EEPROM2的第1块20A，通过第2写入单元12B写入到EEPROM2的第2块20B。关于对有关OSD调整项目的数据的向EEPROM2的写入控制以后再述。MPU1的输入输出控制单元10控制MPU1和LCD控制电路3以及OSD调整用开关4之间的信号的输入输出。校验码生成单元11，是在将上述调整数据写入到第1和第2块20A、20B的时候，用该调整数据和其它数据算出校验和的单元。第1写入单元12A，对第1块20A写入调整数据的值，同时写入由校验码生成单元11算出的校验和。第2写入单元12B对由上述第1写入单元12A的向第1块20A的调整数据的值和校验和的写入动作完成以后，经过后述的等待时间之后，将与第1写入单元12A写入到第1块20A相同的调整数据的值和检验和写入到第2块20B。总之，在第1和第2块20A、20B，通常保持相同的调整数据。读出单元13是从EEPROM2读出调整数据的值和校验和的单元。错误检出单元14基于由读出单元13按每一个第1和第2块20A、20B而读出的调整数据的值来算出校验和，比较该校验和(以本文档来自技高网...

【技术保护点】
一种存储器控制器，其将非易失性存储器的存储区分为第１和第２块，将数据连续写入各块，另外从上述存储区读出数据，其特征是具备：第１写入单元，对上述第１块写入数据；第２写入单元，其当根据上述第１写入单元的写入数据动作完成时，在至少 经过等待时间以后，对上述第２块写入数据，该等待时间大约与由于电源断开而电源电压降低到不能向上述存储区写入数据的电压值的时间相同。

【技术特征摘要】
1.一种存储器控制器，其将非易失性存储器的存储区分为第1和第2块，将数据连续写入各块，另外从上述存储区读出数据，其特征是具备第1写入单元，对上述第1块写入数据；第2写入单元，其当根据上述第1写入单元的写入数据动作完成时，在至少经过等待时间以后，对上述第2块写入数据，该等待时间大约与由于电源断开而电源电压降低到不能向上述存储区写入数据的电压值的时间相同。2.按照权利要求1所述的存储器控制器，其特征是具有在对各个上述第1和第2块写入数据时，生成错误检出用的校验码的校验码生成单元；上述第1和第2写入单元也对各个上述第1和第2块写入上述校验码。3.按照权利要求2所述的存储器控制器，其特征是具有错误检出单元，其从上述存储区读出数据时，按每一个上述第1和第2块，根据存储的数据和上述校验码而检出错误；读出单元，其从上述第1块读出数据和上述校验码，如果通过上述错误检出单元没有检出错误，则输出从上述第1块读出的数据，另外如果检出错误，则进而从上述第2块读出数据和上述校验码，如果通过上述错误检出单元没有检...

【专利技术属性】
技术研发人员：上野圭造，冈本政树，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]