一种用于提高处理器间通信的结构及方法技术

本发明专利技术涉及一种用于提高处理器间通信的结构及方法，包括如下步骤：可以使用数据传输线的相应处理器利用时钟线输出生成的时钟，利用上述数据传输线输出既定的数据的步骤；除上述相应处理器之外的其余处理器接收利用上述数据传输线输出的既定数据中包含的固有地址值，与自身的固有地址值进行比较的步骤；通过上述比较，在具有与相应处理器输出的固有地址值相同的固有地址值的处理器与上述相应处理器之间通过数据传输线传输数据的步骤。以使各个处理器可以作为主设备动作，因此可实现双向通信。

【技术实现步骤摘要】

本专利技术涉及，特别是涉及利用串行总线方式进行处理器间通信、结构简单、可实现双向通信的用于提高处理器间通信的结构及方法。
技术介绍
图1显示了以往处理器间通信所需的一个实施例构成，它是使用进行处理器间(第1处理器与第2处理器间)通信所需的双端口随时存储器(DPRAMDualPort RAM)12的结构。由于使用上述DPRAM12，所以各个片选(CSChip Select)、R/W(Read/Write-读/写)、A、D、BUSY(BUSYR，BUSYL)、INT(Interrupt-中断)(INTR，INTL)的信号连接到位于两端的第1处理器11和第2处理器13。当然，地址总线或数据总线的总线比特数因使用的不同而异，地址由DPRAM12的容量决定，数据总线考虑集成元件的组件等，一般使用16比特，但也可以使用更多的比特。INTL在第2处理器13向DPRAM12写入(write)数据时被激活，在第1处理器11从DPRAM12读取了第2处理器13在DPRAM12中写入的数据后变成非激活状态，INTR的动作与INTL相反。另外，BUSYL在第2处理器13读写DPRAM12时被激活，BUSYR的动作与BYSYL相反。即，BUSYL/BUSYR显示出是从DPRAM12读取数据还是向DPRAM12写入数据的状态，INTL/INTR的意思是另一侧处理器正向DPRAM12写入数据，请读取写入的数据，还有一种意思是通知另一侧处理器，接到INT信号的处理器已读取了DPRAM12中写入的数据。此时，存储器14存储既定的数据。但是，如上以往结构具有三个缺点第一，为了进行处理器间通信，需要DPRAM。由于需要附加性的DPRAM，所以需要与之相应的面积。即使在一侧处理器内部实现DPRAM，由于需要附加性的内部电路及面积，造成成本上升；第二，由于共享默认连接于处理器的存储器总线，所以在总线的使用上引起瓶颈现象；第三，DPRAM在两侧分别只连接1个处理器，在只有2个处理器间进行通信时可以使用，但在3个以上处理器间通信时无法使用。图2显示了以往处理器间通信所需的另一个实施例构成，它是不使用DPRAM，两个处理器共享数据总线与R/W信号，使用另外的CS信号与INTBA(InterruptB(第2处理器)to A(第1处理器))信号的结构。这种结构在第1处理器21在第2处理器22中读取或写入数据时，像使用存储器23的数据时一样，激活CS、RW、D等3种信号并使用。此时，在第一总线周期中，把预先定义的命令搭载于总线上，在第二总线周期中，把数据搭载于总线上。INTBA信号已经激活，这意味着在第二周期中数据已经搭载于数据总线。即，当INTBA激活时有两种情况，一种情况是当第1处理器21向第2处理器22写入数据时，第2处理器22读取了数据总线中搭载的数据，要求第1处理器21结束总线周期；另一种情况是当第1处理器21向第2处理器22要求数据时，适当的数据已从第2处理器22搭载于数据总线上，要求第1处理器21读取数据。但是，对于如上以往结构而言，由于第1处理器21作为主设备动作，第2处理器22作为从设备动作，所以，第2处理器22无法向第1处理器21要求数据或写入数据。另外，由于共享数据总线，因总线使用而产生瓶颈现象。图3显示了以往处理器间通信所需的另一实施例构成，它是不共享CS、RW、数据总线，为进行处理器间通信而只使用由SDA(Serial Data Line)、SCL(Serial Clock Line)构成的2个信号的结构，如图1与图2所示，这里的存储器33存储既定的数据。该结构是可根据需要与2个以上的处理器连接使用的结构，第1处理器31作为主设备动作，第2处理器32与第3处理器34作为从设备动作，具有各自固有的地址。作为这种结构而言，最知名的方式是I2C(Inter-IC)总线方式，即，当第1处理器31向第2处理器32或第3处理器34写入数据或要求数据时，在第一周期中给予地址和周期的种类(读取周期或写入周期)的信息，在下一周期中交换数据。而且，在各周期的末尾添加具有周期的数据已正常传递的意义的比特。但是，如上以往结构不共享总线，而是使用串行结构，因此不存在总线瓶颈现象，但依然是主/从结构，所以，相当于从设备的第2处理器、第3处理器无法向其它处理器要求或写入数据。即，虽然支持多个主设备，但却带有电路方面的制约，存在比较麻烦的缺点。如上所述，对于以往为进行处理器间通信而使用DPRAM的结构而言，由于使用DPRAM，所以需要相应的面积，存在成本上升的缺点。另外，对于以往为进行处理器间通信而共享数据总线与R/W信号，使用另外的CS信号与INTBA的结构而言，由于各处理器作为主设备和从设备动作，所以存在的问题是从设备处理器无法向主设备处理器要求或写入数据。另外，对于以往为进行处理器间通信而只使用由串行数据线(SDASerialData Line)与串行时钟线(SCLSerial Clock Line)构成的2个信号的结构而言，由于不共享总线，使用串行结构，虽然不存在总线瓶颈现象，但存在的问题是依然为主/从结构，从设备处理器无法向主设备处理器要求或写入数据。
技术实现思路
本专利技术的目的在于提供，在各处理器间共享SDA(Serial Data Line)与SCL(Serial Clock Line)以及BUSY等3种信号，并以串行结构连接，利用上述3种信号和各处理器带有的处理器间通信模块(IPC)进行处理器间通信，因而各个处理器可作为主设备动作，能够进行双向通信。为实现如上目的，本专利技术用于提高处理器间通信的结构的特征是包括如下几个部分多个处理器，它们以串行结构连接，共享传输数据的串行数据线(SDASerial Data Line)和串行时钟线(SCLSerial Clock Line)以及用于确认上述串行数据线使用与否的占用(BUSY)线的3种信号；上拉(Pull-Up)电阻，它并联于上述多个处理器共享的3种信号。为实现如上目的，针对共享数据传输线和时钟线以及判断数据线使用与否的占用(BUSY)线、拥有以串行结构连接的固有地址值的处理器间的通信方法，本专利技术提高处理间通信的方法的特征是包括如下几个步骤可以使用数据传输线的相应处理器利用时钟线输出生成的时钟，利用上述数据传输线输出既定的数据的步骤；除上述相应处理器之外的其余处理器接收利用上述数据传输线输出的既定数据中包含的固有地址值，与自身的固有地址值进行比较的步骤；通过上述比较，在具有与相应处理器输出的固有地址值相同的固有地址值的处理器与上述相应处理器之间通过数据传输线传输数据的步骤。本专利技术的效果在于在各处理器中共享SDA(Serial Data Line)和SCL(Serial Clock Line)以及BUSY等3种信号，并且以串行结构连接，利用上述3种信号和各处理器中带有的处理器间通信模块(IPC)执行处理器间通信，因而具有如下效果，即，各个处理器可以作为主设备动作，所以可以实现双向通信。附图说明图1是以往处理器间通信所需的一个实施例结构的框图；图2是以往处理器间通信所需的另一实施例结构的框图；图3是以往处理器间通信所需的另一实施例结构的框图；图4是本专利技术用于提高处理器间通信的一个实施例结构的框本文档来自技高网...

【技术保护点】
一种用于提高处理器间通信的结构，其特征是包括如下几个部分：多个处理器，它们以串行结构连接，共享传输数据的串行数据线和串行时钟线以及用于确认所述的串行数据线使用与否的占用线的３种信号；上拉电阻，它并联于所述的多个处理器共享的３ 种信号。

【技术特征摘要】
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【专利技术属性】
技术研发人员：金兑熏，
申请(专利权)人：乐金电子中国研究开发中心有限公司，
类型：发明
国别省市：11[中国|北京]