【技术实现步骤摘要】
【国外来华专利技术】一种跨时钟域处理电路
本申请涉及数字电路领域，尤其涉及跨时钟域的处理电路。
技术介绍
Serdes(SERializer/DESerializer，串行器/解串器)作为一种重要的高速串行链路物理层技术，被广泛应用于各种通用I/O(InputandOutput，输入输出)接口中，例如PCIe(PeripheralComponentInterfaceExpress，外设总线接口)、以太网(Ethernet)、以及SATA(SerialAdvancedTechnologyAttachment，串行高级技术附件)等接口。在两个设备进行通信时，Serdes用于在数据发送端将多路低速并行数据信号转换成高速串行数据信号，经过传输介质后在接收端将高速串行数据信号重新转换成多路低速并行数据信号。随着高速串行链路技术的发展，Serdes的速率越来越高，而高速链路互联介质中的介质插入损耗(InsertionLoss，IL)也随之增大，因此在链路中需要引入重定时器(retimer)将信号的驱动能力放大，从而使得高速链路能够容忍更大的插入损耗。重定时器用于对...
【技术保护点】
一种跨时钟域处理电路，用于对接收的输入数据进行跨时钟域处理，其特征在于，所述跨时钟域处理电路包括相位对齐电路和同步电路，其中：/n所述相位对齐电路用于接收输入数据时钟和第一工作时钟，根据第一控制信号调整所述第一工作时钟的相位，将相位调整后的所述第一工作时钟作为输出数据时钟输出至所述同步电路，所述输出数据时钟的相位与所述输入数据时钟的相位对齐，所述输入数据时钟为根据所述输入数据恢复出的时钟，所述第一工作时钟为所述跨时钟域处理电路的工作时钟，且所述第一工作时钟的频率与所述输入数据时钟的频率相等，所述第一控制信号为根据所述输入数据恢复出的控制信号，所述第一控制信号包括所述输入数据...
【技术特征摘要】
【国外来华专利技术】一种跨时钟域处理电路，用于对接收的输入数据进行跨时钟域处理，其特征在于，所述跨时钟域处理电路包括相位对齐电路和同步电路，其中：
所述相位对齐电路用于接收输入数据时钟和第一工作时钟，根据第一控制信号调整所述第一工作时钟的相位，将相位调整后的所述第一工作时钟作为输出数据时钟输出至所述同步电路，所述输出数据时钟的相位与所述输入数据时钟的相位对齐，所述输入数据时钟为根据所述输入数据恢复出的时钟，所述第一工作时钟为所述跨时钟域处理电路的工作时钟，且所述第一工作时钟的频率与所述输入数据时钟的频率相等，所述第一控制信号为根据所述输入数据恢复出的控制信号，所述第一控制信号包括所述输入数据时钟的相位变化信息；
所述同步电路用于根据所述输入数据时钟和所述输出数据时钟，对所述输入数据进行跨时钟域同步，以产生同步数据，所述同步数据处于所述输出数据时钟的时钟域。
如权利要求1所述的跨时钟域处理电路，其特征在于，所述相位对齐电路包括鉴相器、数字滤波器和相位插值器，其中：
所述鉴相器用于对所述输入数据时钟和所述输出数据时钟进行鉴相，并输出鉴相结果；
所述数字滤波器用于对所述鉴相结果和所述第一控制信号进行滤抖，并将滤抖后的结果作为第二控制信号输出至所述相位插值器；
所述相位插值器用于根据所述第二控制信号调整所述第一工作时钟的相位，使得所述第一工作时钟的相位与所述输入数据时钟的相位对齐，并将相位调整后的所述第一工作时钟作为所述输出数据时钟输出至所述同步电路和所述鉴相器。
如权利要求2所述的跨时钟域处理电路，其特征在于，所述相位插值器进一步用于：
根据所述第一工作时钟产生第二中间时钟，所述第一工作时钟与所述第二中间时钟的相位差为预设的相位差；
根据所述第二控制信号调整所述第一工作时钟和所述第二中间时钟的相位，使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位。
所述鉴相器进一步用于：
对所述输出数据时钟、所述第二中间时钟和所述输入数据时钟进行鉴相，确定所述输出数据时钟、所述第二中间时钟和所述输入数据时钟的相位关系，以输出所述鉴相结果。
如权利要求3所述的跨时钟域处理电路，其特征在于，所述相位插值器进一步用于：
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后于所述第二中间时钟的相位时，所述第二控制信号用于指示所述相位插值器保持所述第一工作时钟和所述第二中间时钟的相位；
当所述输入数据时钟的相位落后于所述第一工作时钟的相位且落后于所述第二中间时钟的相位，所述第二控制信号用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位；
当所述输入数据时钟的相位超前于所述第一工作时钟的相位且超前于所述第二中间时钟的相位，所述第二控制信号处于用于指示所述相位插值器调整所述第一工作时钟和所述第二中间时钟的相位，以使得所述输入数据时钟的相位超前于所述第一工作时钟的相位且落后与所述第二中间时钟的相位。
如权利要求2至4任意一项所述的跨时钟域处理电路，其特征在于，所述数字滤波器对所述第一控制信号和所述鉴相结果的滤抖为高频滤抖，其中滤抖后的所述第一控制信号包括与所述输入数据时钟的低频抖动相对应的相位变化信息。
如权利要求5所述的跨时钟域处理电路，其特征在于，所述相位变化信息包括独立时钟扩频信息、独立时钟非扩频信息或同源时钟信息。
如权利要求1至6任意一项所述的跨时钟域处理电路，其特征在于，所述跨时钟域处理电路还包括第一时钟电路，所述第一时钟电路用于向所述相位对齐电路提供所述第一工作时钟。
如权利要求1至7所述的跨时钟域处理电路，其特征在于，所述跨时钟域处理电路还包括时钟恢复电路，其中：
所述时钟恢复电路用于接收所述输入数据，恢复所述输入数据中的时钟，以得到所述输入数据时钟和所述第一控制信号，并输出所述输入数据、所述输入数据时钟和所述第一控制信号。
如权利要求1至8任意一项所述的跨时钟域处理电路，其特征在于，所述同步电路包括第一子同步电路和第二子同步电路，其中：
所述第一子同步电路用于根据所述输入数据时钟同步所述输入数据，得到第一临时数据；
所述第二子同步电路用于根据所述输出数据时钟同步所述第一临时数据，得到所述同步数据。
如权利要求9所述的跨时钟域处理电路，其特征在于，所述第一子同步电路和所述第二子同步电路为寄存器，其中所述第一子同步电路的第一工作时钟为所述输入数据时钟，所述第二子同步电路的第一工作时钟为所述输出数据时钟。
如权利要求1至10任意一项所述的跨时钟域处理电路，其特征在于，所述输入数据为串行数据，其中：
所述跨时钟域处理电路还包括串转并电路，所述串转并电路用于将所述输入数据进行串并转换，并输出转换后的所述输入数据至所述同步电路。
一种重定时器，用于对传输链路中的N路输入数据进行中继，其特征在于，所述重定时器包括：相位对齐电路和N个同步电路，所述N≥1且N为正整数，其中：
所述相位对齐电路用于接收输入数据时钟和第一工作时钟，根据第一控制信号调整所述第一工作时钟的相位，将相位调整后的所述第一工作时钟作为输出数据时钟输出至所述N个同步电路，所述输出数据时钟的相位与所述输入数据时钟的相位对齐，所述输入数据时钟为根据所述N路输入数据恢复出的N个恢复数据时钟中的一个恢复数据时钟，所述第一工作时钟为所述重定时器的工作时钟，且所述第一工作时钟的频率与所述输入数据时钟的频率相等，所述第一控制信号为...
【专利技术属性】
技术研发人员：白玉晶，刘旭辉，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：广东;44
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