半导体器件制造技术

一种半导体器件包括多个存储器、输出配置信息的序列发生器以及根据从序列发生器提供的配置信息重配置存储区域的存储器重配置电路。因为存储器重配置电路动态改变存储器的分配，所以可以根据使用目的重配置存储器配置并且自由改变存储容量。

【技术实现步骤摘要】

本专利技术涉及半导体器件，更具体地说，涉及具有动态可重配置电路配置的半导体器件。
技术介绍
通常，通过在设计步骤中确定AND门、OR门等的设置以及它们之间的相互连接以便执行预定处理，从而制造诸如LSI之类的传统半导体器件以使其能够执行满足必需规格的预定处理。即，为了在传统半导体器件中实现预期功能，通过对每个门(在每个门级)设计电路配置(逻辑配置)制造实现功能的半导体器件。相比之下，某些半导体器件即使在其制成后也能通过对其电路配置进行重配置从而改变要被执行的处理。这种可重配置半导体器件具有多个能改变自身功能的运算单元，并且可以通过响应于来自CPU的控制信号(配置信息)对电路配置进行重配置从而改变要被执行的处理。在上述这种传统可重配置半导体器件中，如图5所示设置每个都具有预定存储容量的多个存储器(RAM 1至RAM 3)62-1至62-3以实现用户所需的预期功能。图5中，标号61表示总线(选择器/寄存器)；标号63表示运算单元。虽然运算单元63被示意性地图示为一个运算器件，但是实际上它是由多个电路(运算器件等)组成的。不幸的是，虽然传统可重配置半导体器件具有图5所示的存储器62-1至62-3，但是每个存储器的存储容量不能改变。因此，诸如地址区不足这样的不便会随用途(应用)出现。有时这会极大损害使用的方便性。例如，即便当图5所示的存储器62-1至62-3每一个都具有相同的存储容量并且存储器62-1和62-2拥有未使用区域时，这些未使用区域也不能被用作RAM 3。同样，例如当存储器62-1至62-3能够输入及输出64位数据而运算单元63需要128位数据时，不能立刻得到这种128位数据。因此，首先读出64位数据，然后通过切换存储器再读出剩下的64位数据。例如，如果在常规电路板设计中预定了具体应用，则根据具体应用设置具有最优容量的存储器，以便不产生任何不必要的存储区域。但是，可重配置半导体器件是如此制造以致即使在制造后也能改变具体应用。因为作为目的的应用是可变的，所以不可能确定最优存储容量。因此，即使当可重配置半导体器件具有大量存储器时，在许多情形中它们也不能被有效使用。在使用多个传统处理器进行并行处理的领域，公开了这样的技术通过使用开关重配置存储器配置，处理器最优化每个本地存储器；以及处理器访问总线网络另一侧的缓冲存储器(例如，专利文献1和2)。专利文献1日本在先公开专利申请No.Hei 1-94469。专利文献2日本在先公开专利申请No.Hei 5-108586。
技术实现思路
本专利技术的目的是自由改变在具有动态可重配置电路配置的半导体器件中使用的存储器容量。本专利技术的半导体器件包括多个存储器、输出配置信息的控制电路，以及根据配置信息重配置由多个存储器形成的存储区域的存储器重配置电路。存储器重配置电路根据提供的配置信息动态改变存储器到存储器端口的分配情况。附图说明图1A和图1B是用于解释本专利技术实施例原理的图。图2是示出了本专利技术实施例的可重配置半导体器件的设置示例的图。图3是示出了存储器重配置电路的设置示例的图； 图4是示出了该实施例的可重配置半导体器件的另一设置示例的图；图5是用于解释传统可重配置半导体器件的存储器配置的图。具体实施例方式下面将参考附图描述本专利技术的实施例。首先，下面将参考图1A和图1B解释本专利技术实施例的原理。图1A是用于解释该实施例的可重配置半导体器件原理的图。该实施例的可重配置半导体器件具有序列发生器(控制电路)1、总线(选择器/寄存器)2、存储器重配置电路3、多个存储器(ram)4-1至4-5以及多个运算单元5。序列发生器1全面控制半导体器件。序列发生器1进行管理及控制以动态改变总线2、存储器重配置电路3和运算单元5的电路配置。例如，序列发生器1生成配置信息，该配置信息使得可以动态改变电路配置。总线2在从序列发生器1提供的配置信息CI 1的控制下，向/从存储器重配置电路3和运算单元5提供/接收数据。存储器重配置电路3根据从序列发生器1提供的配置信息CI 2重配置存储区域。更具体地说，在配置信息CI 2的基础上，存储器重配置电路3将存储器(ram)4-1至4-5中的一个或某几个的组合分配至主存储器端口(后文称为RAM端口)RP 1至RP 3。运算单元5在从序列发生器1提供的配置信息基础上改变自身的电路配置，并且通过使用来自总线2的输入数据执行运算处理。如图1A所示，RAM端口RP 1至RP 3都被如此设置以致能够交换地址信号AD、写数据信号WD和读数据信号RD。同样，存储器重配置电路3和存储器4-1至4-5如此连接以致能够交换内部地址信号IAD、内部写数据信号IWD和内部读数据信号IRD。图1B示出了由存储器重配置电路3重配置的存储区域的示例。在图1B所示示例中，图1A所示设置中的存储器4-1和4-2(ram-a和ram-b)、存储器4-3和4-4(ram-c和ram-d)和存储器4-5(ram-e)分别被分配至图1A所示的设置中的第一RAM端口RP 1、第二RAM端口RP 2和第三RAM端口RP 3。即，当从总线2看时，ram-a(4-1)和ram-b(4-2)被组合为RAM 1(6-1)，ram-c(4-3)和ram-d(4-4)被组合为RAM 2(6-2)，ram-e(4-5)是RAM 3(6-3)。通过存储器重配置电路3对存储区域如此进行重配置，从这些存储器外部(从总线2)看来，不用改变存储器，就可以根据目的改变存储容量并且进行重配置。图2是示出了该实施例的可重配置半导体器件的实际设置的图。如图2所示，该实施例的可重配置半导体器件具有序列发生器(控制电路)11和运算处理器12。序列发生器11根据来自外部(例如，经由外部总线13连接的处理器)的指令全面控制该半导体器件。序列发生器11进行管理及控制，以动态改变运算处理器12的电路配置。序列发生器11生成配置信息，用于根据应用动态改变运算处理器12的电路配置，并且经由信号线连接到运算处理器12的各个功能单元，从而能够提供配置信息。序列发生器11具有状态控制器21、状态寄存器22和配置存储器23。例如，在预置顺序或来自运算处理器12的状态转变指示的基础上，状态控制器21生成配置存储器地址，用于从配置存储器23读出将运算处理器12的状态(电路配置)改变为下一状态的配置信息，并且还生成读取定时。状态控制器21生成配置存储器地址是通过参考指示状态寄存器22保持的当前状态的信息完成的。当当前状态改变为下一状态时，更新状态寄存器22中保持的信息。配置存储器23存储配置信息，该配置信息设置运算处理器12的电路配置。所有的配置信息都是在开始操作前从外部预先写到配置存储器23中，并且为每种状态中都保持所有配置信息。在状态控制器21的控制下，读出存储在配置存储器23中的配置信息并输出到运算处理器12。运算处理器12具有总线(选择器/寄存器)31、存储器重配置电路32、多个存储器(数据存储器)33-1至33-5，以及多个运算单元34。总线31由从序列发生器11提供的配置信息控制。总线31连接到存储器重配置电路32和运算单元34，并且在它们之间交换数据。更具体地说，根据配置信息，总线31向运算单元34提供数据，经由存储器重配置电路32提供要被写入存储器3本文档来自技高网...

【技术保护点】
一种半导体器件，其具有可以根据配置信息进行动态重配置的电路配置，所述半导体器件包括：　　　　　多个存储器；　　　　输出所述配置信息并控制所述半导体器件状态的控制电路；和　　　　根据从所述控制电路提供的所述配置信息重配置由所述多个存储器形成的存储区域的存储器重配置电路，　　　　其中所述存储器重配置电路根据所述提供的配置信息动态改变所述存储器到存储器端口的分配情况。

【技术特征摘要】
JP 2004-6-30 194103/20041.一种半导体器件，其具有可以根据配置信息进行动态重配置的电路配置，所述半导体器件包括多个存储器；输出所述配置信息并控制所述半导体器件状态的控制电路；和根据从所述控制电路提供的所述配置信息重配置由所述多个存储器形成的存储区域的存储器重配置电路，其中所述存储器重配置电路根据所述提供的配置信息动态改变所述存储器到存储器端口的分配情况。2.根据权利要求1所述的器件，其中所述存储器重配置电路根据从所述控制电路提供的所述配置信息自由且动态改变所述存储区域。3.根据权利要求1所述的器件，其中所述存储器重配置电路根据从所述控制电路提供的所述配置信息，将所述存储器中的一个或多个的组合分配到所述存储器端口。4.根据权利要求1所述的器件，其中所述存储器重配置电路包括将经由所述存储器端口输入的地址信号解码的解码器，其中所述存储器重配置电路根据所述解码器的解码结果确定要被使用的存储器。5.根据权利要求4所述的器件，其中可以根据从所述控制电路提供的所述配置信息动态改变所述解码器的电路配置。6.根据权利要求4所述的器件，其中所述解码器将所述输入地址信号的某一高位或某几位高位解码。7.根据权利要求1所述的器件，其中所述存储器重配置电路包括多个选择器，所述选择器选择经由所述存储器端口交换的地...

【专利技术属性】
技术研发人员：河野哲雄，古川浩，笠间一郎，今福和章，铃木俊明，齐藤美寿，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]