一种处理器技术领域的数字信号处理器可重构指令高速缓存部分的实现方法，在２路组相联高速缓存的基础上增加两块可重配置起始地址即高位匹配地址的直接映射高速缓存，直接映射高速缓存的打开与关闭以及起始地址均可配置。直接相联高速缓存必须在２路组相联高速缓存打开的情况下才可工作，直接相联高速缓存具有较高优先级，打开一块直接映射高速缓存与２路组相联高速缓存构成伪３路组相联高速缓存；打开两块直接映射高速缓存于２路组相联高速缓存构成伪４路组相联高速缓存，直接映射高速缓存的高位匹配地址是统一的。本发明专利技术针对数字信号处理器的特点，基于高速缓存组相联路数可选的思想，提供了结构灵活、实现简单、性能优化的低功耗伪多路组相联高速缓存。
【技术实现步骤摘要】
本专利技术涉及的是一种处理器
的方法，特别是一种。
技术介绍
高速缓存(cache)是一种解决主存储器访问速度远远滞后于处理器运算速度而采用的重要技术。通常在处理器和主存之间设置小容量的固定结构的高速存储器，采用特定的算法实现主存存取数据与处理器运算速度的匹配，如ARM9系列的处理器。数字信号处理器作为嵌入式设备的处理器对功耗和性能有比较高的要求。一般的数字信号处理器的高速缓存能提升处理器的性能，但在功耗和资源方面会带来一定损失。而且，嵌入式应用丰富多样，一般固定结构的高速缓存无法对不同的应用进行相应的重配置来更好地发挥高速缓存的功能。经对现有技术的文献检索发现，1999年第32届国际微结构年会学报(Proceedings of the 32ndAnnual International Conference onMicroarchitecture，1999)《Selective Cache WaysOn-Demand Cache ResourceAllocation》(《选择性缓存法按需分配缓存资源》)一文中提出高端处理器针对不同应用选择高速缓存组相联路数的思想。该文基于传统多路组相联高速缓存结构，通过关闭多余的高速缓存路数的方法达到对不同应用处理器性能的优化，由于该文讨论基于高端处理器，在功耗和存储容量上未作特别考虑(减少高速缓存组相联路数会减少高速缓存的容量，额外控制逻辑要求更大的功耗)。2000年IEEE/ACM国际微处理器结构年会(Microarchitecture，2000.MICRO-33.Proceedings.33rdAnnual IEEE/ACM International Symposium)《Memory hierarchy reconfiguration for energy and performance ingeneral-purpose processor architecuture》(《在通用处理器架构中的基于功耗和性能的内存层次配置》)一文中提出可重构高速缓存的思想。可重构高速缓存思想多应用于结构复杂的处理器以处理一级高速缓存和二级高速缓存间的重新构建。但是未有具体的可重构高速缓存技术的说明。在进一步的检索中，尚未发现与本专利技术主题相同或者类似的文献报道。
技术实现思路
本专利技术的目的在于针对现有技术的不足以及数字信号处理器大运算量的特点，提供一种，使其实现的用于数字信号处理器的可重构高速缓存(reconfigurable cache)具体低功耗的灵活的特点，能通过配置构成2路组相联、伪3路及伪4路组相联高速缓存或片上内存4种形式，同时构成伪多路组相联高速缓存时映射地址可重配置。针对数字信号处理器的不同的应用，实现同一处理器通过重构高速缓存结构和实时配置实现功耗与性能的最优化。本专利技术是通过以下技术方案实现的，本专利技术是在2路组相联高速缓存的基础上增加两块可重配置起始地址的直接映射高速缓存(ramset)，ramset的打开与关闭以及起始地址均可配置。可重构成2路组相联高速缓存，伪3路及伪4路组相联高速缓存以及片上内存4种形式。ramset必须在2路组相联高速缓存打开的情况下才可工作，ramset具有较高优先级，因为直接相联命中速度比2路组相联更快速。打开一块ramset可与2路组相联高速缓存构成伪3路组相联高速缓存；打开两块ramset可与2路组相联高速缓存构成伪4路组相联高速缓存。一般多路组相联高速缓存每一路共享相同的地位地址而高位地址I(相当于tag部分)可自由变动，且各组之间在替换时不存在优先级。直接映射高速缓存的高位匹配地址是统一的，故形成的高速缓存称为伪多路组相联高速缓存。这种结构对于高位匹配地址与ramset匹配的程序段其命中时间比采用一般多路组相联结构更快速，因为ramset是直接映射结构，其结构和工作速度要比多路组相联结构更快。基于低功耗的考虑，ramset2路组相联高速缓存均采用门控时钟实现低功耗设计。2路组相联高速缓存时钟由系统时钟提供，由高速缓存打开关闭信号控制；第一块ramset打开可构成伪3路组相联高速缓存，这块ramset的时钟由2路组相联时钟提供，ramset1开关信号控制；第二块ramset打开可构成为4路组相联高速缓存，这块ramset的时钟由第一块ramset的时钟提供，由ramset2开关信号控制。门控时钟的采用可以在各组成部分不被使用时关闭其工作时钟从而避免不必要的功率上的消耗。本专利技术实现的可重构指令高速缓存部分是数字信号处理器的一个组成部分，属于数字信号处理器片上部分，针对数字信号处理器的运算特点提出4种可重构结构。通过配置相关寄存器，将高速缓存重构成2路组相联高速缓存，伪3路及伪4路组相联高速缓存以及片上内存4种形式。其中2路组相联高速缓存是基本构成形式；伪3路及伪4路组相联高速缓存的设计是考虑到数字信号处理器会大量循环使用一段连续地址空间中的程序的特点，提供更快速的高速缓存，同时也增加了高速缓存组相联的数目，可以提高高速缓存的命中率，加快取址速度；片上内存的重构是考虑到某些低功耗应用不使用高速缓存，即可扩展内存的容量，扩展大小为2路组相联高速缓存和2块直接映射缓存大小之和。本专利技术通过配置一组相关寄存器来确定可重构指令高速缓存的结构，具体为采用1比特的caen寄存器位，控制是作为高速缓存工作还是作为片上内存；采用ICGC寄存器配置是作为2路组相联、伪3路组相联还是伪4路组相联高速缓存；采用ICRTAG1和ICRTAG2两个寄存器控制伪多路组相联高速缓存第3路和第4路的匹配地址，ICRTAG1和ICRTAG2可编程修改，实现实时配置。2路组相联工作方式遵循普通意义上的组相联高速缓存工作方式。本专利技术实现的是数字信号处理器片上部分，其控制信号包括工作使能信号、工作时钟、取指地址等均有中央处理器(CPU)提供，高速缓存同时向CPU提供的命中的数据或者从主存中取数据后再传送给CPU，从结构上高速缓存隔离了CPU与主存，从性能上提高了CPU的取指效率。CPU是数字信号处理器控制和运算部件，有时也称为core。本专利技术在传统多路组相联高速缓存基础上添加2块比多路组相联高速缓存结构更简单、命中速度更快的直接映射高速缓存构成伪多路组相联高速缓存，同时对不同应用有可重构性实现高速缓存组相联路数的可选性及性能速度的优化；同时未被构成高速缓存的部分可作为内存使用，避免浪费；利用门控时钟的方式实现低功耗设计。本专利技术针对数字信号处理器的特点和高速缓存组相联路数可选的思想，提供了结构灵活、实现简单、性能优化的低功耗伪多路组相联高速缓存。附图说明图1本专利技术方法实现的可重构指令高速缓存部分外围联系2本专利技术方法实现的可重构指令高速缓存部分详细结构框3本专利技术方法实现的可重构指令高速缓存部分设计4本专利技术方法实现的门控时钟框5本专利技术方法实现的可重构指令高速缓存部分工作框图具体实施方式如图1所示本专利技术方法实现的可重构指令高速缓存部分外围联系图。描述了高速缓存与数字信号中央处理器(CPU)、主存间的关系。CPU通过控制信号配置高速缓存结构同时提供高速缓存指令地址。高速缓存根据CPU提供地址在缓存内或者主存中找到指令并传送回CPU的指令队列用于CPU的执行。图中，本文档来自技高网...
【技术保护点】
一种数字信号处理器可重构指令高速缓存部分的实现方法，其特征在于，在２路组相联高速缓存的基础上增加两块可重配置起始地址即高位匹配地址的直接映射高速缓存，直接映射高速缓存的打开与关闭以及起始地址均可配置，直接相联高速缓存必须在２路组相联高速缓存打开的情况下才可工作，直接相联高速缓存具有较高优先级，打开一块直接映射高速缓存与２路组相联高速缓存构成伪３路组相联高速缓存；打开两块直接映射高速缓存于２路组相联高速缓存构成伪４路组相联高速缓存，直接映射高速缓存的高位匹配地址是统一的。
【技术特征摘要】
【专利技术属性】
技术研发人员：陈进，陈薇薇，王琴，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：31[中国|上海]
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。