【技术实现步骤摘要】
背景本专利技术的实施例一般涉及在处理器中处理差错，尤其涉及处理微处理器的合并缓冲器中的软差错。来自瞬时故障的单比特翻转或差错是微处理器设计中的关键挑战。该故障源于来自宇宙射线的高能粒子—诸如中子和来自封装材料的阿尔法粒子—当它们经过半导体器件时产生电子—空穴对。晶体管源和扩散节点可收集这些电荷。足够量的累积电荷会改变逻辑装置的状态—诸如静态随机存取存储器(SRAM)单元、锁存器或门电路—从而将逻辑差错引入电子电路的运作中。因为这种差错不反映器件的永久性故障，所以其被称作软差错或瞬时差错。随着片载晶体管的数量持续增加，软差错已变成微处理器设计者的增加的负担。对于接着的几个技术代来说，每个锁存器或SRAM比特的原始差错率可设计成粗略地保持恒定或者稍许减少。因此，除非添加差错保护机制或使用更鲁棒的技术(诸如完全耗尽硅上绝缘体)，在每个后续代中，微处理器的软差错率会按添加到半导体器件上的器件数量成比例地增加。可以根据其影响和检测及对其校正的能力将比特差错分类。某些比特差错可以被分类成“良性差错”，因为它们不被读取、不要紧或者可以在使用它们之前将其纠正。多数隐伏形式的差错是静...
【技术保护点】
一种装置，其特征在于，包括：缓冲器，用于收集与一个或多个进程相关联的存储指令，其中所述存储指令包括数据和要存储数据的地址；以及缓冲器控制，用于在缓冲器收集与第二进程相关联的存储指令之前总是排空与第一进程相关联的存储指令的缓冲 器。
【技术特征摘要】
US 2004-9-24 10/948,9041.一种装置，其特征在于，包括缓冲器，用于收集与一个或多个进程相关联的存储指令，其中所述存储指令包括数据和要存储数据的地址；以及缓冲器控制，用于在缓冲器收集与第二进程相关联的存储指令之前总是排空与第一进程相关联的存储指令的缓冲器。2.如权利要求1所述的装置，其特征在于，进一步包括差错检查器，用于在存储指令中检测至少一个差错；以及删除单元，用于如果差错检查器在与第一进程相关联的第一存储指令中检测出第一差错，则停止第一进程。3.如权利要求2所述的装置，其特征在于，所述存储指令还包括与存储指令相对应的差错信息，其中差错检查器基于该差错信息检测所述至少一个差错。4.如权利要求3所述的装置，其特征在于，差错信息是奇偶信息。5.如权利要求2所述的装置，其特征在于，进一步包括奇偶破坏单元，用于当第一差错是第一地址差错时指示相应的数据差错。6.如权利要求1所述的装置，其特征在于，所述缓冲器是合并缓冲器。7.如权利要求1所述的装置，其特征在于，所述缓冲器用于每次收集与一个进程相关联的存储指令。8.如权利要求2所述的装置，其特征在于，所述缓冲器使第一差错能作为进程删除差错而非系统删除差错而被处理。9.一种装置，其特征在于，包括处理器核心，用于执行一个或多个进程；存储缓冲器，用于存储一个或多个推测的存储指令，直到它们预备被提交到机器状态；合并缓冲器，用于存储被提交的存储指令，其中被提交的存储指令与一个或多个进程相关联，其中被提交的存储指令包括数据、要存储数据的地址和差错信息；以及合并缓冲器控制，用于如果处理器核心从第一进程的执行变成第二进程的执行，则总是清除合并缓冲器。10.如权利要求9所述的装置，其特征在于，进一步包括差错检查器，用于基于出错信息在提交的存储指令中检测至少一个差错；以及删除单元，用于如果差错检查器在与第一进程相关联的第一提交的存储指令中检测出第一差错，则停止第一进程的执行。11.如权利要求10所述的装置，其特征在于，进一步包括奇偶破坏单元，用于在第一差错是第一地址差错时指示相应的数据差错。12.如权利要求9所述的装置，其特征在于，合并缓冲器用于每次收集与一个进程相关联的存储指令。13.如权利要求10所述的装置，其特征在于，合并缓冲器用于使第一差错作为进程删除差错而非系统删除差错而被处理。14.一种方法，其特征在于，包括在缓冲器中收集...
【专利技术属性】
技术研发人员：T福瑟姆，Y施雷盖，U埃切若，S慕克吉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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