延时器仿真模型设计装置及方法制造方法及图纸

本发明专利技术提供一种延时器仿真模型设计方法，该方法包含下列步骤：定义延时设定子电路输入输出管脚；定义其内部为数字电源和数字地；选择时间模型及Ｉ／Ｏ模型的默认值；定义该延时设定子电路内为缓冲器数字器件；定义延时设定时间模型为标准逻辑门时间模型；设定信号从低电平到高电平和从高电平到低电平的延时时间；定义输出电平设定子电路输入输出管脚；定义其内部为理想放大器及设定输出电平大小；定义延时器输入输出管脚；调用延时设定子电路模型设定延时大小；调用输出电平设定子电路模型设定输出电平的大小；利用模型编辑器生成延时器模型库及外壳。利用本发明专利技术，可分别设定输入信号电平的上升和下降延时时间及根据实际电路的要求设定输出电平的大小。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种，特别涉及一种具有输入信号延时设定和输出电平设定功能的。
技术介绍
在主板的电路设计中，延时电路的应用非常广泛，像控制电路延时和驱动电路延时等，但是，当对有关的延时电路进行仿真时，发现目前所具有的延时器模型功能简单，该延时器模型不能分别对信号电平的上升和下降沿设定延时，且输出信号的电平大小不能符合实际电路的要求。例如，参阅图1所示，是将现有的延时器模型测试图1所示的仿真电路的示意图。在该仿真电路中，输入信号至现有延时器的输入端(IN)，该现有延时器输出信号至驱动电路上，在该图1中以脉冲符号代替输入信号，以一三极管代替驱动电路。该仿真电路的要求是使输入的电平上升延时为1us，下降延时时间为100ns，且输出高电平大小为2.5V。测试结果为延时----输出电平的上升延时时间是1us，下降延时时间是1us，不满足电路的要求；输出电平大小----输出高电平为1.1V，不能达到电路输出的要求。因此，现有的延时器模型对许多包含延时的电路如PWM的开关管驱动延时电路等都无法进行真正的仿真。故有必要对现有延时电路模型进行改进。
技术实现思路
针对先前技术的不足，本专利技术的主要目的在本文档来自技高网...

【技术保护点】
一种延时器仿真模型设计装置，其具有对延时器输入信号延时设定功能和输出电平设定功能，其特征在于，该延时器仿真模型设计装置包括：　　　　一延时设定子电路定义模块，其定义延时器延时设定子电路的参数；　　　　一输入信号延时设定功能模块，其利用标准逻辑门建模语句的时间设定功能设置延时器输入电平的上升延时和下降延时时间；　　　　一输出电平设定子电路定义模块，其定义延时器输出电平设定子电路的参数；　　　　一输出电平设定功能模块，其利用理想放大器的放大功能设置延时器输出信号电平的大小；　　　　一调用模块，其调用上述四个功能模块，生成延时器仿真模型。

【技术特征摘要】
1.一种延时器仿真模型设计装置，其具有对延时器输入信号延时设定功能和输出电平设定功能，其特征在于，该延时器仿真模型设计装置包括一延时设定子电路定义模块，其定义延时器延时设定子电路的参数；一输入信号延时设定功能模块，其利用标准逻辑门建模语句的时间设定功能设置延时器输入电平的上升延时和下降延时时间；一输出电平设定子电路定义模块，其定义延时器输出电平设定子电路的参数；一输出电平设定功能模块，其利用理想放大器的放大功能设置延时器输出信号电平的大小；一调用模块，其调用上述四个功能模块，生成延时器仿真模型。2.如权利要求1所述的延时器仿真模型设计装置，其特征在于，其中的调用模块调用所述功能模块生成的延时器仿真模型有一个输入管脚IN和输出管脚OUT，其内有串联连接在一起的延时设定子电路和一输出电平设定子电路。3.如权利要求2所述的延时器仿真模型设计装置，其特征在于，在延时设定子电路内有一缓冲器数字器件，该缓冲器数字器件的输入端IN1接延时器仿真模型设计装置的输入端IN。4.如权利要求3所述的延时器仿真模型设计装置，其特征在于，在输出电平设定子电路内有一理想放大器，该理想放大器的输入端...

【专利技术属性】
技术研发人员：江武，李云，
申请(专利权)人：鸿富锦精密工业深圳有限公司，鸿海精密工业股份有限公司，
类型：发明
国别省市：94[中国|深圳]