管脚命名方法、寄存器激励源添加方法及电子装置制造方法及图纸

本发明专利技术公开一种管脚命名方法、寄存器激励源添加方法及电子装置，通过规划化电路PIN的命名方式，赋予PIN的名字丰富的含义，包含电源域信息，寄存器变量名信息；并且通过函数添加寄存器激励源的方法，实现按bus形式添加激励，避免了逐bit添加激励，大幅度的提高了设计效率，提高了仿真激励文件的可读性；此外，根据上述命名规范实现自动添加寄存器激励源、以变量形式表示寄存器值、设置输出电源电压值、并把激励源与电路中的图元连接起来，极大的提高了仿真激励文件的设计效率，尤其在大型SOC设计中大大的节省了模拟、射频工程师的时间。射频工程师的时间。射频工程师的时间。

【技术实现步骤摘要】
管脚命名方法、寄存器激励源添加方法及电子装置
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[0001]本专利技术涉及电子电路设计领域，具体涉及管脚命名方法、寄存器激励源添加方法及应用所述方法的电子装置。
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技术介绍
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[0002]在大规模SOC芯片中，射频、模拟电路占有举足轻重的作用，而电路性能却又受工艺影响比较大。一般电路设计中多会留有足够的可调整范围，来弥补工艺偏差，实现性能多样化的需求，尤其在射频SOC设计中，射频、模拟电路为了获取最佳性能，电路设计必须留有足够的可调整的裕度。一般，可调整范围由数字寄存器控制。在spice网表总线激励是1位1位的添加，在cadence公司的virtuoso软件的schematic也是一个激励源一个激励源的添加并连线。当电路规模比较大时，寄存器控制总线少则几十多则几百，对应添加的激励源就是成百上千，给电路设计者带来了繁重的、重复的工作，而且又容易出错，大大降低了工作效率。
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技术实现思路
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[0003]本专利技术第一目的是提供一种管脚命名方法，能够提高可读性，且能够便于寄存器激励源配置。本专利技术第一目的由以下技术方案实现：...

【技术保护点】

【技术特征摘要】
1.一种管脚命名方法，其特征在于，以三段式来命名，构成如下：最顶层名字_有意义的变量名字_电源域名称<位宽定义>；其中，所述最顶层名字为电路模块的名称，所述有意义的变量名字为表述寄存器功能的名字，所述电源域表述端口信号所在的电源域，所述<位宽定义>定义为<最高位：最低位>。2.根据权利要求1所述的管脚命名方法，其特征在于，所述最顶层名字_有意义的变量名字在激励源中作为寄存器值的变量名字。3.一种寄存器激励源添加方法，基于权利要求2所述的管脚命名方法，其特征在于，包括：激励源配置过程：通过函数设计，按寄存器bus来设计bus激励源，bus激励源具有reg_value和power_value两个参数，reg_value填写寄存器控制数值，为十进制数，power_value填写电源电压值；bus激励源实现十进制数转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值；激励源连接过程：从已经调用电路模块中，获知该电路模块的控制信号的信息，包括控制信号位宽、电源域、电路模块的名称的信息，在电路图上指定的位置上自动为控制信号添加与位宽匹配的bus激励源，并对bus激励源的参数赋值，其中所述reg_value以参数传递方式赋值，所述power_value根据不同电源域赋值上指定的电压值。4.根据权利要求3所述的寄存器激励源添加方法，其特征在于，所述bus激励源的核心电路tb_d2b_core采用verilog
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A硬件描述语言实现，所述reg_value从上层电路中获取寄存器值，所述power_value从上层电路中获取电源电压值。5.根据权利要求4所述的寄存器激励源添加方法，其特征在于，所述核心电路tb_d2b_core是一个32bit的激励源，通过逐次逼近法实现十进制的寄存器值转为二进制数，并根据电源电压值信息，将二进制数翻译到地和电源值，0为地，1为电源电压值。6.根据权利要求5所述的...

【专利技术属性】
技术研发人员：陈国安，熊正东，陈旺，颜承伟，李兴祥，
申请(专利权)人：珠海泰芯半导体有限公司，
类型：发明
国别省市：