信息处理设备和信息处理设备的数据控制方法技术

本发明专利技术涉及一种多处理器配置的信息处理设备，能够显著提高读请求的处理能力。该信息处理设备包括：多个处理单元；多个高速缓冲存储器，用于临时存储由多个处理单元从各个主存储器中读出的数据、以及指示将被存储的数据的状态的标志信息；以及系统控制器，用于控制多个处理单元到主存储器的访问。该系统控制器包括：标志副本单元，用于保存将被存储在高速缓冲存储器中的标志信息的副本；多个写提示表，用于存储写请求；以及存储缓冲器，用于存储与将被存储在多个写提示表中的多个写请求相关的仲裁结果。

【技术实现步骤摘要】

本专利技术涉及一种包括多个处理单元的信息处理设备和该信息处理设备的数据控制方法。
技术介绍
近年来，信息处理设备如服务器已经广泛地应用在不同领域。每天处理数以百万次访问的Web服务器和用于金融机构或通信公司的事务处理服务器是典型的服务器。因为这类信息处理设备要求有很高的处理能力，所以他们中的大多数具有在一个信息处理设备中包括多个处理单元(CPU(中央处理单元)，MPU(微处理单元)等等)的多处理器配置。在具有多处理器配置的信息处理设备中，必须进行控制以保持在主存储器和每个处理单元提供的高速缓存中存储的数据一致(内存一致性，高速缓存相干性)，以便每个处理单元能独立地访问主存储器。在具有多处理器配置的信息处理设备中，一致性最通常用的是由进行主存储器和每个处理单元的中间处理的系统控制器控制的。另外，举例来说，当系统控制器存储将被写入主存储器的数据(写数据)时，同时产生与同一请求相关的读请求的情况下，作为保持一致性的控制，系统控制器等待，直到完成将写数据写入主存储器，然后开始处理读请求。因此，增加了处理读请求所需的执行时间，并且降低了信息处理设备的处理能力。因此，作为现有技术已经提出一种通过使用存储缓冲器提高信息处理设备中读请求的处理能力的技术，紧接在写入主存储器或高速缓冲存储器之前，该存储缓冲器临时存储数据(日本特许公开No.H6-301600和H3-288245)。然而，在存储缓冲器中存储的数据要根据与来自每个处理单元的读请求和写请求相关的仲裁进行存储，所述请求存储在前一阶段提供的读提示表(read cue)或写提示表中。因此，问题就是为了使用存储缓冲器(以及其中存储的数据)，就必须等待仲裁。
技术实现思路
本专利技术的目的是提供一种无需等待与存储缓冲器相关的仲裁就能处理读请求的多处理器配置的信息处理设备。为了实现上述目的，本专利技术的第一方面提供一种信息处理设备，该信息处理设备包括多个处理单元；对应于多个处理单元的多个高速缓冲存储器，用于临时存储由多个处理单元从主存储器读出的数据；以及系统控制器，用于控制多个处理单元到主存储器的访问，其中，该系统控制器包括标志副本单元，用于保存高速缓冲存储器中包含的标志信息和数据的标志信息；对应于多个处理单元的多个写提示表，用于存储由多个处理单元分别输出的写请求；以及存储缓冲器，用于存储与将被存储在多个写提示表中的多个写请求相关的仲裁结果，当输入了来自多个处理单元中的一个处理单元的读请求时，在高速缓冲存储器中包含的标志信息与标志副本单元中包含的标志信息是异步的情况下，系统控制器搜索多个写提示表，查找是否与对应于读请求的地址相关的写请求已被不同于一个处理单元的另一处理单元输入，如果这种请求已在任一多个写提示表中输入，那么系统控制器确认与对应于读请求的地址相关的写请求中包含的数据。通过本专利技术这方面的优选实施例，系统控制器取消与对应于读请求的地址相关的写请求。另外，通过本专利技术这方面的优选实施例，多个处理器被分为多个组，系统控制器为每个组而存在，当输入了来自不同于该第一系统控制器的第二系统控制器的读查询请求时，在第一系统控制器的高速缓冲存储器中包含的标志信息与第一系统控制器的标志副本单元中包含的标志信息是异步的情况下，对应于多个组中的一个组的第一系统控制器搜索第一系统控制器提供的多个写提示表，查找是否已输入了与对应于读查询请求的地址相关的写请求，如果该请求已在任一多个写提示表中输入，那么该第一系统控制器确认对应的写请求中包含的数据。另外，通过本专利技术此方面的优选实施例，第一系统控制器取消与对应于读请求的地址相关的写请求。通过本专利技术此方面的优选实施例，第二系统控制器将写请求添加到第二系统控制器的写提示表上，该写请求用于将响应读查询请求而确认的数据写入对应于读查询请求的地址中。通过本专利技术此方面的优选实施例，当随后有一个对与多个写提示表中包含的任一写请求对应的地址的单独写请求时，系统控制器取消该请求之前的写请求。另外，本专利技术的第二方面提供一种实现上述目的信息处理设备的数据控制方法，该信息处理设备包括多个处理单元；对应于多个处理单元的多个高速缓冲存储器，用于临时存储由多个处理单元从主存储器读出的数据、以及指示将被存储的所述数据的状态的标志信息；以及系统控制器，用于控制多个处理单元到主存储器的访问，该系统控制器包括标志副本单元，用于保存高速缓冲存储器中包含的标志信息和数据的标志信息；对应于多个处理单元的多个写提示表，用于存储由多个处理单元分别输出的写请求；以及存储缓冲器，用于存储与将被存储在多个写提示表中的多个写请求相关的仲裁结果，其中，当输入了来自多个处理单元的一个处理单元的读请求时，信息处理设备检验高速缓冲存储器中包含的标志信息与标志副本单元中包含的标志信息是否是异步的；当它们是异步的，信息处理设备搜索多个写提示表，查找是否与对应于所述读请求的地址相关的写请求已被不同于一个处理单元的另一处理单元输入；以及如果与对应于读请求的地址相关的写请求已在任一多个写提示表中输入，那么信息处理设备确认与对应于读请求的地址相关的写请求中包含的数据。通过本专利技术的实施例，能够提供一种多处理器配置的信息处理设备，其不需等候仲裁，而能够显著提高读请求的处理能力。附图说明图1为具有多处理器配置的服务器的示意图。图2为依照本专利技术实施例的信息处理设备的组成方框图。图3为存储在高速缓冲存储器中的数据示意图。图4为解释依照本专利技术实施例的信息处理设备中的操作(No.1)的示意图。图5为解释依照本专利技术实施例的信息处理设备中的操作(No.2)的示意图。图6为解释依照本专利技术实施例的信息处理设备中的操作(No.3)的示意图。具体实施例方式本专利技术的实施例参照附图描述如下。然而，本专利技术的技术范围不限于下面描述的实施例，它涵盖权利要求书及其等效范围中描述的专利技术。图1显示具有多处理器配置的服务器10。能够像托盘形状容纳在机箱中并且能从机箱中抽出的多个板置于图1所示的服务器10中。例如，有CPU存储器板11，放置硬盘的磁盘板12，和放置诸如网络接口的IO板13，SCSI(小型计算机系统接口)，以及FC(光纤通道)。置于服务器10中的多个板通过在机箱里提供的称之为纵横交换器的总线彼此连接。本实施例的CPU存储器板11包括多个CPU1，主存储器3，控制从多个CPU1到主存储器3的访问的系统控制器2，控制板间数据传送的纵横交换器(crossbar switch)4，以及连接到纵横交换器的连接器60。图2是本实施例的信息处理设备的结构方框图。CPU 1a-1n是多个处理单元，每个处理单元包括临时存储从主存储器3读取的数据的高速缓冲存储器5a-5n。图3显示存储在高速缓冲存储器中的数据。在主存储器3中与分隔尺寸相等的预定长度(比如，图3为64个字节)的多个数据在高速缓冲存储器中作为一个行存储。映射到主存储器3中的地址的地址标志31和指示高速缓存状态的状态标志32与每行相关联。例如，直接映射、完全关联映射和设定关联映射是公知的映射方法。不论映射方法，都能够实现本专利技术的信息处理设备。使用通过指示器分类的MESI(修改/独占/共享/无效)系统以指示高速缓存的状态，诸如分成指示数据是否是可使用的“有效的/无效的”，指示在另一高速缓冲存储器中是否包含副本的本文档来自技高网...

【技术保护点】
一种信息处理设备，包括：多个处理单元；对应于所述多个处理单元的多个高速缓冲存储器，用于临时存储由所述多个处理单元从主存储器读出的数据、以及指示将被存储的所述数据的状态的标志信息；以及系统控制器，用于控制所述多个处理单 元到所述主存储器的访问；其中所述系统控制器包括：标志副本单元，用于保存将被存储在所述高速缓冲存储器中的标志信息的副本；对应于所述多个处理单元的多个写提示表，用于存储由所述多个处理单元分别输出的写请求；以及存储缓冲器，用于存储与将被存 储在所述多个写提示表中的多个写请求相关的仲裁结果，以及当输入了来自所述多个处理单元的一个处理单元的读请求时，在所述高速缓冲存储器中包含的所述标志信息与在所述标志副本单元中包含的所述标志信息是异步的情况下，所述系统控制器搜索所述多个写 提示表，查找是否与对应于所述读请求的地址相关的写请求已被不同于所述一个处理单元的另一处理单元输入，如果该请求已在任一所述多个写提示表中输入，则所述系统控制器确认与对应于所述读请求的地址相关的写请求中包含的数据。

【技术特征摘要】
JP 2005-3-17 2005-0765901.一种信息处理设备，包括多个处理单元；对应于所述多个处理单元的多个高速缓冲存储器，用于临时存储由所述多个处理单元从主存储器读出的数据、以及指示将被存储的所述数据的状态的标志信息；以及系统控制器，用于控制所述多个处理单元到所述主存储器的访问；其中所述系统控制器包括标志副本单元，用于保存将被存储在所述高速缓冲存储器中的标志信息的副本；对应于所述多个处理单元的多个写提示表，用于存储由所述多个处理单元分别输出的写请求；以及存储缓冲器，用于存储与将被存储在所述多个写提示表中的多个写请求相关的仲裁结果，以及当输入了来自所述多个处理单元的一个处理单元的读请求时，在所述高速缓冲存储器中包含的所述标志信息与在所述标志副本单元中包含的所述标志信息是异步的情况下，所述系统控制器搜索所述多个写提示表，查找是否与对应于所述读请求的地址相关的写请求已被不同于所述一个处理单元的另一处理单元输入，如果该请求已在任一所述多个写提示表中输入，则所述系统控制器确认与对应于所述读请求的地址相关的写请求中包含的数据。2.根据权利要求1所述的信息处理设备，其中所述系统控制器取消与对应于所述读请求的地址相关的所述写请求。3.根据权利要求1所述的信息处理设备，其中所述多个处理器被分为多个组；所述系统控制器为每个所述组而存在；当输入了来自不同于该第一系统控制器的第二系统控制器的读查询请求时，在所述第一系统控制器的高速缓冲存储器中包含的所述标志信息与所述第一系统控制器的标志副本单元中包含的所述标志信息是异步的情况下，对应于所述多个组中的一个组的第一系统控制器搜索所述第一系统控制器提供的所述多个写提示表，查找是否已输入了与对应于所述读查询请求的地址相关的写请求，如果该请求已在任一所述多个写提示表中输入，则该第一系统控制器确认所述对应的写请求中包含的数据。4.根据权利要求3所述的信息处理设备，其中所述第一系统控制器取消与对应于所述读请求的地址相关的所述写请求。5.根据权利要求4所述的信息处理设备，其中所述第二系统控制器将写请求添加到所述第二系统控制器的写提示表上，该写请求用于将响应所述读查询请求而确认的数据写入对应于所述读查询请求的地址中。6.根据权利要求1所述的信息处理设备，其中当随后有一个对与所述多个写提示表中包含的任一写请求对应的地址的单独写请求时，所述系统控制器取消该请求之前的所述写请求。7.一种信息处理设备的数据控制方法，该信息处理设备包括多个处理单元；对应于所述多个...

【专利技术属性】
技术研发人员：石冢孝治，伊藤大介，山本崇史，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]