存储器命令和地址总线拓扑、存储器系统及方法技术方案

本发明专利技术的实施方案提供可以以减少的信号劣化调节更高ＣＡ数据输出频率的存储器命令和地址（ＣＡ）总线体系结构。对本发明专利技术的一个实施方案，在主板上划分ＣＡ，并且将ＣＡ信号分量路由到两个ＤＩＭＭ／通道存储器总线设计的两个双列直插存储器模块（ＤＩＭＭ）中的每一个。然后，每个ＤＩＭＭ上的ＣＡ信号分量被依序地路由通过各个ＤＩＭＭ上的每个动态随机存取存储器（ＤＲＡＭ）芯片。在一个实施方案中，在路由通过每个ＤＲＡＭ后，ＣＡ信号在ＤＩＭＭ上终止。在另一实施方案中，在每个各自的ＤＩＭＭ的最后一个ＤＲＡＭ处的管芯上，终止ＣＡ信号。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施方案通常涉及数字处理系统存储器体系结构领域，并且更具体地说，涉及存储器命令和地址总线拓扑结构。
技术介绍
典型的存储器体系结构具有限制其性能的几个缺点。这是由于动态随机访问存储器(DRAM)不断增加的输出数据频率。其中，同步DRAM(SDRAM)通过使用与处理器的内部时钟同步的接口来高速传送数据。因此，SDARM具有与时钟频率相同的输出数据频率。双数据率(DDR)SDRAM通过在时钟的上升沿和下降沿上输出数据更快地提供数据，从而具有两倍于时钟频率的输出数据频率。对于SDRAM和DDR，时钟频率与核心频率同步。对于DDRII，以核心频率的两倍来为I/O缓冲器提供时钟，由此提供更大的输出数据频率。随着输出数据频率增加，信号完整性降低。图1示例说明根据现有技术的典型存储器体系结构。图1中所示的存储器体系结构100包括芯片组105。芯片组(核心逻辑)105包括控制在系统处理器(未示出)和系统存储器之间的数据流的存储控制器106。系统存储器可以被包含在一个或更多个双列直插存储器模块(DIMM)110上。在这样的体系结构中，命令和地址(CA)信号沿CA总线108从存储控制器106传播到每个DIMM110。CA总线108可以具有例如八条并行线，以将CA信号传播到DRAM。在板上，CA信号被划分并路由(route)到每个DIMM。在每个DIMM上，CA信号被连续地划分，以在图1所示的迹线(trace)109上路由到每个DRAM。该连续的划分(division)导致成比例地降低到达每个DRAM的CA信号分量。因为迹线109的长度基本上是匹配的，所以到任一DRAM的电延迟大致相同。因此，在实质上降低每个CA信号分量的同时，每个降低的CA信号分量影响(hit)各个DRAM的负载。另外，由迹线图产生的电反射会导致干扰。该干扰的程度取决于信号强度，以及实际信号和反射间的比率。图1所示的现有技术体系结构在较低频率(例如200MHz)时是可以接受的。然而，当频率增加并且信号强度变为与迹线的物理长度成比例时，信号劣化(degradation)变得不可接受。已经用几种方法解决了上述的信号劣化，包括改变电路(例如附加电阻、双套线路(额外引脚)等等)和缓冲DIMM(增加额外的逻辑芯片以降低CA总线上的负载)。这些方法成本高，因为它们与用于特定设计的工业标准有相当大的偏差。另一现有技术存储器体系结构，直接RambusTMDRAM(DRDRAM)通过使用16位总线(而不是DRAM的8位总线)和数据流水线操作，增加数据输出频率。DRDRAM通过依序的布线方案解决了集总(lump)负载问题，但是因为信号通过32DRAM芯片路由，所以信号强度最终会下降。另外，直接DRDRAM布线越过一个DIMM到达主板上的连接器，并越过下一个DIMM，最后终止在主板上，这要求连接器上额外的引脚。此外，由于如上所述来自连接器的电反射，通过附加的连接器布线导致信号劣化。附图说明通过参考下述说明书和用来示例说明本专利技术的实施方案的附图，可以更好地理解本专利技术。在图中图1根据现有技术示出的典型存储器体系结构；图2根据本专利技术的一个实施方案示出的存储器CA总线体系结构；以及图3根据本专利技术的一个实施方案，示出CA信号从存储控制器传播到系统存储器的过程。具体实施例方式本专利技术的实施方案提供可以以减少的信号劣化调节更高CA数据输出频率的存储器CA总线体系结构。对于本专利技术的一个实施方案，CA在主板上被划分，并且CA信号分量路由到双DIMM/通道存储器总线设计的两个DIMM的每一个。然后，通过在相应DIMM上的每个DRAM，依次(sequentially)路由每个DIMM上的CA信号分量。在一个实施方案中，在通过每个DRAM路由后，CA信号在DIMM上的终止点被终止。在可替换的实施方案中，CA信号在每个相应的DIMM的最后一个DRAM处的管芯(die)上的终止点被终止。在下述的说明书中，阐述了许多具体的细节。然而，应该理解无需这些具体细节，也可以实施本专利技术的实施方案。在其他实例中，没有详细地示出公知的电路、结构和技术，以免模糊了对本说明书的理解。在整个说明书中，参考“一个实施方案”或“实施方案”是指结合实施方案所述的特定特征、结构或特性被包括在本专利技术的至少一个实施方案中。因此，在整个说明书中，在不同地方中出现的短语“在一个实施方案中”或“在实施方案中”不一定均指相同的实施方案。此外，在一个或更多个实施方案中，可以以任何适当的方式组合特定的特征、结构或特性。此外，专利技术性的方面决不依赖于单个公开的实施方案的所有特征。因此，详细的说明书所附的权利要求书由此明确地包含在该详细说明中，其中每个权利要求独自作为本专利技术的单独的实施方案。图2根据本专利技术的一个实施方案示出存储器CA总线体系结构。图2中所示的存储器体系结构200包括通过CA总线208，耦合到DIMM210a和DIMM210b的芯片组205。芯片组205包括存储控制器206。在操作期间，CA信号被路由到DIMM210a的一侧。图2示出为路由到右侧，然而，在可替换的实施方案中，也可以路由到左侧。在主板上，CA信号从芯片组207上的驱动器引脚205传播到DIMM210a上的连接器引脚211a。在该点，CA信号被划分成两个分量。第一CA信号分量通过DIMM210a上的DRAM1a-16a传播(从DRAM1a开始)。在DIMM210a上第一CA信号分量不再被进一步划分，但是通过DRAM1a-16a的每一个进行传播，每次一个DRAM。因此，传播信号的负载是分布式负载，而不是如现有技术方案中的“集总”负载。在通过DIMM210a上的每一个DRAM传播时，信号在DIMM210a上的终止点212a终止。在可替换的实施方案中，终止点可以在最后一个DRAM(例如DRAM16a)的管芯上。第二CA信号分量传播到DIMM210b上的连接器引脚211b，其中，第二CA信号分量类似地通过每个DRAM，DRAM1b-16b，依次传播。在通过DIMM210b上的每一个DRAM传播时，信号在DIMM210b上的终止点212b终止。同样地，如所提到的，终止点也可以在信号传播通过的最后一个DRAM(例如DRAM16b)的管芯上。通过依次传播CA信号分量的产生负载分布可能需要附加逻辑。例如，可能需要附加逻辑来跟踪由于通过第一DRAM的信号传播和通过最后一个DRAM的信号传播之间的延迟(时间差)(在每个DIMM上)所导致的时钟域交叉。对于一个实施方案，可以在芯片组上实现这些附加逻辑。在可替换的实施方案中，可以在DRAM本身上，或在芯片组和DRAM两者上实现附加逻辑。阻抗如上所述，沿CA总线的不匹配阻抗会导致降低CA信号的反射。根据本专利技术的一个实施方案的CA总线拓扑结构简化CA信号经过DIMM和主板的路由，导致减少的信号反射。可替换地，根据本专利技术的一个实施方案的CA总线拓扑结构为匹配阻抗提供更大灵活度。对于一个实施方案，使用于指定带宽的DRAM阻抗和Bloch模式阻抗与大于或等于主板阻抗的DIMM上阻抗匹配。使芯片组驱动器阻抗与主板阻抗匹配，并且使DIMM终止点阻抗与DIMM上阻抗匹配。最显著的寄生效应(parasitics)是互连电阻和互连(接地和耦合)本文档来自技高网...

【技术保护点】
一种存储器系统体系结构，包括：存储控制器；多个存储器模块，每个存储器模块包含多个存储器芯片；命令和地址总线，所述命令和地址总线将所述存储控制器耦合到所述多个存储器模块中的每一个，以使从所述存储控制器传播到所述存储器芯 片的一个的命令和地址信号传播到第一存储器模块，所述信号被划分为多个分量，每个分量相应于所述多个存储器模块的一个，每个分量依次地传播到所述相应存储器模块的多个存储器芯片的每一个。

【技术特征摘要】
【国外来华专利技术】US 2003-8-8 10/638,0691.一种存储器系统体系结构，包括存储控制器；多个存储器模块，每个存储器模块包含多个存储器芯片；命令和地址总线，所述命令和地址总线将所述存储控制器耦合到所述多个存储器模块中的每一个，以使从所述存储控制器传播到所述存储器芯片的一个的命令和地址信号传播到第一存储器模块，所述信号被划分为多个分量，每个分量相应于所述多个存储器模块的一个，每个分量依次地传播到所述相应存储器模块的多个存储器芯片的每一个。2.如权利要求1所述的存储器系统体系结构，其中，每个存储器模块是双列直插存储器模块，并且每个存储器芯片是动态随机访问存储器芯片。3.如权利要求2所述的存储器系统体系结构，其中，所述命令和地址总线是单向地址总线。4.如权利要求1所述的存储器系统体系结构，其中，所述多个存储器模块包括两个存储器模块，并且所述多个存储器芯片包括十六个存储器芯片。5.如权利要求3所述的存储器系统体系结构，其中，所述命令和地址信号从包含所述存储控制器的芯片组上的引脚传播到所述第一存储器模块上的引脚。6.如权利要求5所述的存储器系统体系结构，其中，每个分量在依次地传播过所述多个存储器芯片的每一个后，在所述相应存储器模块上的信号终止点终止。7.如权利要求1所述的存储器系统体系结构，其中，每个分量在依次地传播过所述相应存储器模块的所述多个存储器芯片的每一个后，在最后一个存储器芯片的管芯上的信号终止点终止。8.如权利要求6所述的存储器系统体系结构，其中，所述芯片组上的连接器和所述第一存储器模块上的连接器间的第一阻抗小于通过存储器模块的第二阻抗。9.如权利要求8所述的存储器系统体系结构，其中，在特定的容限内，所述第二阻抗与通过所述多个存储器芯片的第三阻抗加上对应于特定的数据输出频率的Bloch模式阻抗相同。10.如权利要求9所述的存储器系统体系结构，其中，在特定的容限内，芯片组驱动器阻抗与所述第一阻抗相同，并且在特定的容限内，所述信号终止点的阻抗与所述第二阻抗相同。11.一种方法，包括在命令和地址总线上，将命令和地址信号传播到多个存储器模块的一个，每个存储器模块包含多个存储器设备；将所述命令和地址信号划分成多个分量，每个分量相应于所述多个存储器模块的一个；以及将每个分量依次地传播到所述相应存储器模块的所述多个存储器设备的每一个。12.如权利要求11所述的方法，其中，每个存储器模块是双列直插存储器模块，并且每个存储器设备是动态随机存取访问器设备。13.如权利要求12所述的方法，其中，所述命令和地址总线是单向地址总线。14.如权利要求11...

【专利技术属性】
技术研发人员：迈克尔莱迪吉，詹姆斯麦考尔，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]