估计电路时钟树的抖动并合成抖动意识和偏差意识时钟树制造技术

估计电路时钟树的抖动并合成抖动意识和偏差意识时钟树。在一个实施例中，一种计算时钟树中的抖动的方法包括将时钟树分为多个段，并且根据与所述时钟树相关的电路的至少一部分的模型，计算一个或更多个段中的抖动。所述模型包括所述电路中的各抖动源的表示。该方法还包括为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的每一段中的抖动彼此组合。在一个实施例中，为有效计算抖动，并实现零时钟偏差，一种方法合成电路中的对称树，在所述对称树中，在从时钟树的根到时钟树的汇点的所有路径的对应段表现出彼此相似的电当量。

【技术实现步骤摘要】

本专利技术总的来说涉及电路设计，更具体地，涉及对数字电路的时钟树的抖动(jitter)进行估计，并合成偏差意识和抖动意识时钟树。
技术介绍
随着集成电路规模增大，工艺和环境的影响(诸如电压、温度和串扰)趋于增加这种电路各处的延迟变化。这种变化增加了电路中的时钟抖动(或者触发器的时钟到达时间的不确定性)。抖动的增加减少了固定时钟周期的电路中关键路径上允许的最大延迟，这使得更进一步的优化以及更长的周转时间更为重要。附图说明为了更彻底地理解本专利技术及其特点和优点，结合附图进行以下描述，在附图中图1示出了示例串扰；图2示出了示例数据路径和用于该数据路径的示例时钟树；图3示出了时钟树段抖动的示例仿真模型；图4示出了示例时钟树；图5示出了抖动变化的示例参数；图6示出了示例长路径分析的示例计算；图7示出了示例竞态分析(race analysis)的示例计算；图8示出了时钟树合成与分析的示例方法；图9示出了从时钟源到触发器(FF)的路径的示例段；和图10示出了示例完全双向图。具体实施例方式图1示出了示例串扰。在多层的亚微米电路设计中，随着接线变得更长且更窄，并且将它们彼此分开的距离减少，相邻互连(interconnect)之间的耦合电容就成为重要问题。结果，物理上相邻的网(net)(或互连)之间的串扰噪声成为重要问题。受影响的网是受害者，v，使得噪声影响受害者v的相邻切换网是侵略者，a。如何合适，指的是包含一个或更多个这样的网的侵略者a。如图1所示，当侵略者a沿着与受害者v相反的方向切换时，串扰可增加到达受害者v的时间。当侵略者a沿着与受害者v相同的方向切换时，串扰可减少到达受害者v的时间。v和a之间的分布耦合电容被显示为Cci。串扰还可导致逻辑险态(logic hazard)和电路故障。例如，如果延迟的改变大到使关键路径比时钟周期慢(从而导致定时违犯)或者由于与侵略者a的电容耦合而在受害者v上产生的大尖峰与时钟沿足够接近从而在目标触发器(FF)处获得错误值，电路可能发生故障。在电路设计过程中，对由于串扰而引起的延迟改变的精确计算变得重要。本专利技术的特定实施例在芯片级设计的环境下解决该问题，并且在存在串扰耦合的情况下计算准确的路径延迟。传统的设计实践和静态定时分析(STA)工具通过为时钟树上的每个缓冲器保留保守的延迟裕量(margin)来处理时钟抖动。作为最差情况的分析，它们将用于时钟树中的路径上的缓冲器的这些裕量进行累加。然后，取决于该时钟路径是去往源FF还是去往目标FF，全部裕量或者被加到标称路径延迟，或者从该标称路径延迟中减去。这种最差情况的分析过于悲观，这是因为该分析假设了一条时钟路径上的所有缓冲器的最小延迟条件(即，最小温度、最大供电电压、最小沟道长度、以及最小阈值电压)以及另一条时钟路径上的缓冲器的最大延迟条件(即，最大温度、最小供电电压、最大沟道长度、以及最大阈值电压)。使用这样非常不可能出现的情形，导致不必要的电路过度设计。大多数制造的芯片显示出比由这些工具预测的性能高出30％的性能。统计学静态定时分析(SSTA)是用于更为现实的定时检验的另选范例。广义地说，对于SSTA提出了两种方法分析的方法和基于采样的方法。分析的方法以统计学门电路延迟模型(例如，高斯概率密度函数)和统计学工艺变化模型为输入，并建立电路延迟或路径延迟的概率密度函数(PDF)。由于所涉及的数学复杂性(例如，得出PDF的最大和最小值)，所以这些仍然是研究的课题。基于采样或者基于蒙特卡罗(MC)的技术产生输入参数的值，假设这些参数满足一些分布(例如，均匀分布或高斯分布)。根据这些值计算电路延迟。重复该过程几百或几千次，直到为延迟分布曲线获得足够的延迟值。基于MC的技术非常精确，但是计算强度大。不可能将其直接应用于真正的工业设计中。在特定实施例中，用于时钟树抖动分析的方法将分析的方法和蒙特卡罗方法进行组合。在特定实施例中，树合成技术产生零偏差(zero-skew)树。基于该树的抖动分析比传统的基于MC的方法更高效并且没有传统STA那么保守。在特定实施例中，可将该方法应用于以太网芯片在工艺、温度、电压和串扰变化的情况下的时钟树合成和分析。在给出时钟树和源FF以及目标FF的情况下，特定实施例采用用于计算时钟抖动的统计学和较不保守的方法(与最差情况方法相比)。在该方法中，使用蒙特卡罗仿真，用SPICE精确计算出时钟树的每个缓冲段的延迟变化(或抖动)。然后将这些段的抖动按统计学组合，产生整个时钟路径(或路径对)的抖动，而不是简单地将这些抖动相加(如传统STA工具所做的)。特定实施例合成时钟树，对于该时钟树可高效地执行上述的段抖动计算和树抖动分析。在特定实施例中，时钟抖动分析算法分析数据路径的源FF和目标FF之间的抖动。在特定实施例中，后处理方案使用对时钟树的统计学抖动计算，对由传统STA工具给出的设计的关键路径进行重新分析。假定周期时间固定，时钟偏差和抖动一起减小了设计中的关键路径允许的最大延迟。偏差是两个给定触发器FFi和FFj的时钟到达时间ti和tj的确定差。在没有任何工艺、电压或温度变化并且所有噪声源为零的情况下，偏差起源于时钟分布网络中的(因瑕疵或蓄意的)失配。通过以下步骤可计算出偏差建立时钟分布网络的精确模型，然后在恒定的温度和Vdd下执行从时钟源到时钟树上的每个FF的SPICE或STA仿真，并且测量从时钟源的50％ Vdd到每个FF的50％ Vdd的标称时钟延迟t。因此，计算时钟偏差可以与以下计算相同计算时钟延迟和到达时间，然后计算其差。抖动是关心的参数的不确定性或时间变化。就时钟而言，关心的参数是时钟到达触发器的时间。如果时钟周期是τ，则理想地在FF处，在任意两个连续周期中的时钟的升(和降)沿相隔τ时间单位。然而，在实践中，该时间间隙会变化，这通常是由于以下原因。1、在门电路，供电噪声或Vdd-Vss的变化是时间的函数。不同集合的门电路在不同的时钟周期中进行切换，引起供电噪声。这导致Vdd和Vss线上的电流的随时间变化，并且因此IR和Ldi/dt降低。由于门电路的延迟取决于Vdd，所以时钟缓冲器的供电电压的任何改变都会改变时钟到达FF的时间。2、门电路的温度变化以及跨模的温度变化。因为功率和温度彼此非常相关，(漏泄主导(leakage-dominant)型技术尤其如此)，所以引起温度变化。具有较高的切换活动的块将消耗较高的动态功率，导致较高的局部温度。这反过来增加了漏泄功率的消耗，导致总功率进一步提高。这可引起跨芯片的非常大的温度变化率。门电路的温度变化还由于不同周期中的不同的切换活动而产生。在较高温度工作的门电路由于载流子迁移率的下降而表现出较高的延迟。3、串扰噪声。如图1所示，如果存在与v物理上接近的侵略者a并且该侵略者a正在切换，则可改变时钟线的延迟。由于从一个周期到下一周期，侵略者的切换行为可能变化，所以这可以导致对于受害者的抖动。时钟是设计中最重要的信号之一。典型地，在时钟的两侧都进行Vdd/Vss屏蔽来消除这样的串扰影响。然而，当宽总线在时钟线上方通过时，屏蔽不能防止来自顶层和底层的串扰。4、PLL抖动。从PLL产生的时钟具有一些固有抖动。5、跨模的工艺变化。工艺变化的示例包括内在变化，诸如MOSFET的沟本文档来自技高网...

【技术保护点】
一种计算时钟树中的抖动的方法，该方法包括：　　　　将时钟树分为多个段；　　　　根据与所述时钟树相关的电路的至少一部分的模型，计算所述多个段中的一段或更多段的抖动，所述模型包括所述电路中的各抖动源的表示；以及　　　　为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的各段中的抖动彼此组合。

【技术特征摘要】
US 2005-6-6 60/687,740;US 2006-6-2 11/421,9881.一种计算时钟树中的抖动的方法，该方法包括将时钟树分为多个段；根据与所述时钟树相关的电路的至少一部分的模型，计算所述多个段中的一段或更多段的抖动，所述模型包括所述电路中的各抖动源的表示；以及为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的各段中的抖动彼此组合。2.如权利要求1所述的方法，还包括，使用与所述时钟树中的该路径或该对路径相关的抖动，对所述时钟树执行长路径和短路径定时分析。3.如权利要求1所述的方法其中所述时钟树的两段或更多段的电当量彼此近似；以及计算电当量近似的段中的抖动包括仅计算电当量近似的段中的一个段的抖动，作为近似电当量的结果，各电当量近似的段中的抖动彼此近似相等。4.如权利要求3所述的方法，其中，计算出的抖动是与所述时钟树的所有路径或所有路径对相关的最差情况抖动。5.如权利要求1所述的方法，还包括对电路进行静态定时分析(STA)，STA产生电路中第一数量的关键路径的第一列表；使用STA的输出，根据计算出的与所述时钟树中的路径或路径对相关的抖动，校正在所述电路中的一个或更多个触发器处的一个或更多个时钟到达时间；以及产生所述电路中第二数量的关键路径的第二列表，第二数量小于或等于第一数量。6.一种合成电路的时钟树的方法，所述时钟树包括全都展示出彼此近似的电当量的多个段，所述方法包括根据所述电路中的触发器的数量，确定所述时钟树中的段数；确定时钟树的路由；将各触发器分配给时钟树中的汇点，所述分配使任一触发器与被分配给该触发器的汇点之间的最大距离最小化；使用长度近似等于所述最大距离的接线，将各触发器连接到被分配给该触发器的汇点；使用长度近似等于所述最大距离的接线，将时钟树中未被分配给所述触发器之一的任何汇点与电容连接，所述电容模仿触发器时钟针脚的电容；以及根据从汇点到时钟树的根对所述时钟树进行的遍历，将缓冲器和转发器插入到所述时钟树中，各缓冲器或转发器的大小取决于由该缓冲器或该转发器驱动的电容负载。7.一种估计电路中的抖动的方法，该方法包括产生所述电路的至少一部分的模型，所述模型包括所述电路中的各抖动源的表示；以及使用所述模型，估计所述电路中的抖动。8.一种用于计算时钟树中的抖动的逻辑，所述逻辑被编码在介质中用于执行并且当被执行时可操作以用于将时钟树分为多个段；根据与所述时钟树相关的电路的至少一部分的模型，计算所述多个段中一段或更多段的抖动，所述模型包括所述电路中的各抖动源的表示；以及为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的各段中的抖动彼此组合。9.如权利要求8所述的逻辑，还可操作以使用与所述时钟树中的该路径或该对路径相关的抖动，对所述时钟树执行长路径和短路径定时分析。10.如权利要求8所述的逻辑，其中所述时钟树的两段或更多段电当量彼此近似；以及计算电当量近似的段中的...

【专利技术属性】
技术研发人员：拉耶瓦穆尔加，威廉W沃克，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]