静态存储器接口装置及其数据传输方法制造方法及图纸

本发明专利技术提供了一种静态存储器接口装置及其数据传输方法，流水线架构的总线通过该静态存储器接口装置与静态存储器进行数据交互，该静态存储器接口装置主要包括：控制逻辑模块和地址译码模块。该方法主要包括：静态存储器接口装置监控流水线架构的总线的读写状态和地址状态产生相应的地址信号；根据所述地址信号所述流水线架构的总线按照设定数据传送方式与静态存储器进行数据交互。利用本发明专利技术所述装置和方法，从而可以在多功能静态存储器接口装置内部计算出当前静态存储器的访问地址，实现流水线架构的总线以突发数据传送方式访问静态存储器。

【技术实现步骤摘要】

本专利技术涉及电子
中的数字ASIC(专用集成电路)设计与SOC(System-On-Chip，片上系统)领域，尤其涉及一种。
技术介绍
AHB总线(Advanced High-performance bus，先进高性能总线)是AMBA(Advanced Microcontroller Bus Architecture，先进微处理器总线架构)规范中的一种高效的基于流水线架构的总线，用于连接高性能系统模块。它支持single(单个数据传送)方式及burst(突发数据传送)方式，AHB总线的所有时序都以单一时钟的周期为基准。在大规模集成电路中为了利用SRAM(Static Random AccessMemory，静态存储器)可以被高速访问的特点，往往会在芯片内部集成静态存储器。但是对静态存储器的访问通常只支持单个数据访问方式，不支持突发数据访问方式。因此类似AHB的流水线总线若仅以单个数据访问方式对静态存储器进行操作，会降低总线的访问效率，影响系统的整体性能。这种总线利用率低的现象在片内总线访问片外静态存储器时也同样存在。现有技术中一种访问静态存储器的方法为采用AHB的单个数据访问方式访问静态存储器。在该方法中，静态存储器的写时序示意图如图1所示，在进行写操作时，写使能、片选、写地址、写数据对齐，数据在一个时钟内写入相应地址；静态存储器的读时序示意图如图2所示，在进行读操作时，读使能、片选、读地址对齐，相应地址的数据延迟一个时钟周期后送出，因此SRAM接口延迟一个时钟周期后才能读到正确数据。上述现有技术的访问静态存储器的方法的缺点为1、该方法降低了读操作的性能。在该方法中，在single方式下IMI(internal memory interface，内部存储器接口)模块向SRAM模块写数据的时序示意图如图3所示，其中共发生了5次写操作，有1次为无效写操作。haddr分别发出了地址A1至A5，在地址的下一周期hwdata分别发出数据D1-D5，地址A经过锁存与数据D一起输出至IMI接口的imi_addr和imi_hwdata，hreadyout信号在imi_hwdata数据写周期为高，hresp此时为有效。第五次写操作时，hsize不符合要求产生错误，wren信号无效，hreadyout拉低一个时钟周期，hresp变为Error持续两周期。single方式下IMI模块从SRAM模块中读数据的时序示意图如图4所示，其中共发生了5次读操作，有1次为无效读操作。haddr的A1地址发出后，直通到imi_addr，imi_rdata经过2拍后给出D1。D1直通到hrdata，hreadyout在imi_addr的A1有效的下一个时钟周期被拉低，直到imi_rdata的D1有效被置高，图4中hreadyout等待了一个时钟周期。hreadyout有效时haddr发生变化，A2地址发出至静态存储器的SRAM，重复读过程。imi_rden是组合逻辑，在hwrite为低、hready和hsel(hready和hsel为AHB总线送过来的信号，图4中没有表达出来)都为高时，给出高电平。由于读操作处于single模式下，每次读命令发出后hreadyout均要延迟一个时钟周期，等待数据从静态存储器的SRAM中读出。A5地址读操作时，由于给出了IMI不支持的字节操作，因此imi_rden无效，读出数据无效(图4中的×所示部分)，hresp回应2周期的error。因此可见，在该方法中，对于读SRAM操作而言，single方式在每次读操作时，都会产生一个周期的等待时间；对于写操作而言，没有这方面的影响。当系统发生频繁读SRAM的内容操作的时候，AHB总线将会多花费一倍的时间用于等待数据从SRAM中读出，严重影响了系统性能。2、对于某些特定的模块如基带处理模块等，往往是寄存器堆与静态存储器统一编址，静态存储器的数据位宽在生产时就已经固定，但是寄存器堆的数据位宽要求可动态配置，例如一个接口既要能够进行16位访问，又要能够进行32位访问，对于32位数据的访问，既要能单独访问32位的高16位，又要能单独访问低16位。这样，单一的静态存储器接口就不能满足这种需求。
技术实现思路
本专利技术的目的是提供一种，从而可以在静态存储器接口装置内部计算出当前静态存储器的访问地址，实现流水线架构的总线以突发数据传送方式访问静态存储器。本专利技术的目的是通过以下技术方案实现的一种静态存储器接口装置，流水线架构的总线通过该静态存储器接口装置与静态存储器进行数据交互，所述的静态存储器接口装置具体包括控制逻辑模块监控流水线架构的总线的读写状态并进行判断处理，产生流水线架构的总线与静态存储器进行交互所需要的读写控制信号，并将产生的读写控制信号传递给地址译码模块；地址译码模块根据流水线架构的总线的地址状态和控制逻辑模块传递过来的读写控制信号，产生与静态存储器进行交互的数据流的地址信号。所述的静态存储器接口装置还包括字节选择模块根据地址译码模块产生的地址信号和与静态存储器进行交互的数据流的总字节数据位宽输出字节选择标志给静态存储器。所述的数据流的总字节数据位宽为8位或16位或32位或64位或128位。所述的静态存储器接口装置还包括读写使能模块和数据传输模块， 读写使能模块根据控制逻辑模块传递过来的读写控制信号，产生流水线架构的总线与静态存储器进行交互的读使能信号或写使能信号，将该读使能信号或写使能信号传递给静态存储器与数据传输模块；数据传输模块根据读写使能模块传递过来的读使能信号，从静态存储器输出数据到流水线架构的总线；或者，根据读写使能模块传递过来的写使能信号，从流水线架构的总线输出数据到静态存储器。所述的静态存储器接口装置还包括响应反馈模块根据控制逻辑模块产生并传递过来的冲突控制信号，向流水线架构的总线反馈相应的冲突信号，使流水线架构的总线不执行当前周期的读操作；根据控制逻辑模块产生并传递过来的错误控制信号，向流水线架构的总线反馈相应的错误信号。所述的控制逻辑模块包括传送类型错误判别模块当流水线架构的总线发送完一个写操作后，在紧接着的下一个时钟周期发送一个读操作时，向响应反馈模块发送冲突控制信号；和/或，当流水线架构的总线发生传输错误时，向响应反馈模块发送错误控制信号。所述的地址译码模块计算模块，根据流水线架构的总线传递过来的首地址和控制逻辑模块传递过来的读写控制信号，利用地址计数器、地址加法器，计算出与静态存储器进行交互的数据流的当前地址并输出给静态存储器；或者传送模块，直接将流水线架构总线传递过来的首地址输出至静态存储器。所述的静态存储器接口装置适用于突发数据传送方式或单个数据传送方式。所述的静态存储器接口装置挂接在流水线架构的总线上或嵌入到静态存储器内部。所述的流水线架构的总线为先进高性能AHB总线或先进可扩展接口AXI总线或AHB总线的子集。所述的控制逻辑子模块和所述的响应反馈子模块组成总线状态机，所述的地址译码子模块和所述的读写使能子模块组成地址和读写控制状态机。一种静态存储器接口装置的数据传输方法，包括静态存储器接口装置监控流水线架构的总线的读写状态和地址状态产生相应的地址信号；根据所述地址信号所述流水线架构的总线按照设定数据传送方式与静态存本文档来自技高网...

【技术保护点】
一种静态存储器接口装置，其特征在于，流水线架构的总线通过该静态存储器接口装置与静态存储器进行数据交互，所述的静态存储器接口装置具体包括：　　　　控制逻辑模块：监控流水线架构的总线的读写状态并进行判断处理，产生流水线架构的总线与静态存储器进行交互所需要的读写控制信号，并将产生的读写控制信号传递给地址译码模块；　　　　地址译码模块：根据流水线架构的总线的地址状态和控制逻辑模块传递过来的读写控制信号，产生与静态存储器进行交互的数据流的地址信号。

【技术特征摘要】
1.一种静态存储器接口装置，其特征在于，流水线架构的总线通过该静态存储器接口装置与静态存储器进行数据交互，所述的静态存储器接口装置具体包括控制逻辑模块监控流水线架构的总线的读写状态并进行判断处理，产生流水线架构的总线与静态存储器进行交互所需要的读写控制信号，并将产生的读写控制信号传递给地址译码模块；地址译码模块根据流水线架构的总线的地址状态和控制逻辑模块传递过来的读写控制信号，产生与静态存储器进行交互的数据流的地址信号。2.根据权利要求1所述的静态存储器接口装置，其特征在于，所述的静态存储器接口装置还包括字节选择模块根据地址译码模块产生的地址信号和与静态存储器进行交互的数据流的总字节数据位宽，输出字节选择标志给静态存储器。3.根据权利要求2所述的静态存储器接口装置，其特征在于，所述的数据流的总字节数据位宽为8位或16位或32位或64位或128位。4.根据权利要求1所述的静态存储器接口装置，其特征在于，所述的静态存储器接口装置还包括读写使能模块和数据传输模块，读写使能模块根据控制逻辑模块传递过来的读写控制信号，产生流水线架构的总线与静态存储器进行交互的读使能信号或写使能信号，将该读使能信号或写使能信号传递给静态存储器与数据传输模块；数据传输模块根据读写使能模块传递过来的读使能信号，从静态存储器输出数据到流水线架构的总线；或者，根据读写使能模块传递过来的写使能信号，从流水线架构的总线输出数据到静态存储器。5.根据权利要求4所述的静态存储器接口装置，其特征在于，所述的静态存储器接口装置还包括响应反馈模块根据控制逻辑模块产生并传递过来的冲突控制信号，向流水线架构的总线反馈相应的冲突信号；根据控制逻辑模块产生并传递过来的错误控制信号，向流水线架构的总线反馈相应的错误信号。6.根据权利要求5所述的静态存储器接口装置，其特征在于，所述的控制逻辑模块包括传送类型错误判别模块当流水线架构的总线发送完一个写操作后，在紧接着的下一个时钟周期发送一个读操作时，向...

【专利技术属性】
技术研发人员：季渊，刘铁锋，刘宇，陈庆，
申请(专利权)人：华为技术有限公司，
类型：发明
国别省市：94[中国|深圳]