基片处理方法和基片处理装置制造方法及图纸

本发明专利技术提供能够连续控制在基片上形成的膜的覆盖率的基片处理方法和基片处理装置。基片处理方法包括a)在腔室内将在正面形成有图案的基片暴露于第一反应种，使第一反应种吸附在基片的正面的工序。此外，基片处理方法包括b)在腔室内，将基片暴露于由第二反应种形成的等离子体，在基片的正面形成膜的工序。此外，基片处理方法包括c)将包含工序a)和工序b)的处理以改变工序b)开始时的第一反应种的滞留量的方式反复执行两次以上的工序。的方式反复执行两次以上的工序。的方式反复执行两次以上的工序。

【技术实现步骤摘要】
基片处理方法和基片处理装置


[0001]本专利技术涉及基片处理方法和基片处理装置。

技术介绍

[0002]作为在半导体装置的制造中使用的一种技术，已知有原子层沉积(Atomic Layer Deposition：ALD)。ALD被归类为化学气相沉积(Chemical Vapor Deposition：CVD)之一。CVD是通过在腔室内配置基片，将包含想要形成的膜的成分的气体导入到腔室，在基片的正面上或者在气相下引起化学反应，从而在基片上成膜的方法。与CVD不同，ALD并不将多种反应气体一起导入到腔室内。首先，将第一反应气体(precursor：前体)导入到腔室使其吸附在基片上，将未吸附的第一反应气体从腔室中排出。接着，将第二反应气体导入到腔室，使其与吸附于基片上的第一反应气体的成分反应而成膜。ALD能够利用自控制性将膜厚控制在原子层水平，因此被运用于形成致密的膜。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：美国专利申请公开第2005/70041号说明书

技术实现思路

[0006]专利技术要解决的技术问题
[0007]本专利技术提供一种能够连续地控制形成在基片上的膜的覆盖率的技术。
[0008]用于解决技术问题的技术方案
[0009]本专利技术的一个方面的基片处理装置实现的基片处理方法包括a)在腔室内将在正面形成有图案的基片暴露于第一反应种，使第一反应种吸附在基片的正面的工序。此外，基片处理方法包括b)在腔室内，将基片暴露于由第二反应种形成的等离子体，在基片的正面形成膜的工序。此外，基片处理方法包括c)将包含工序a)和工序b)的处理以改变工序b)开始时的第一反应种的滞留量的方式反复执行两次以上的工序。
[0010]专利技术效果
[0011]依照本专利技术，能够连续地控制在基片上形成的膜的覆盖率。
附图说明
[0012]图1是表示第一实施方式的基片处理方法的流程的一个例子的流程图。
[0013]图2A是表示根据第一实施方式的基片处理方法执行的处理例1的流程的流程图。
[0014]图2B是表示根据第一实施方式的基片处理方法执行的处理例2的流程的流程图。
[0015]图2C是表示根据第一实施方式的基片处理方法执行的处理例3的流程的流程图。
[0016]图2D是表示根据第一实施方式的基片处理方法执行的处理例4的流程的流程图。
[0017]图3A是于用说明成膜方法与覆盖率的关系的图。
[0018]图3B是与图3A的(1)～(5)对应的图案的概要纵截面图。
[0019]图4是用于说明化学气相沉积的图。
[0020]图5是用于说明原子层沉积的图。
[0021]图6是用于说明第一实施方式中的混合模式的图。
[0022]图7是表示第一实施方式的基片处理装置的结构的一个例子的图。
[0023]图8是用于说明第一实施方式的基片处理装置中存储的处理条件的一个例子的图。
[0024]图9是用于说明第一实施方式的基片处理装置中存储的处理的一个例子的图。
[0025]图10是表示基于第一实施方式的基片处理方法的处理的实验结果的图。
[0026]图11是将图10所示的实验结果标准化而得到的曲线图。
[0027]图12是表示第二实施方式的基片处理装置的结构的一个例子的图。
[0028]图13是表示存储在对应存储部中的信息的结构的一个例子的图。
[0029]图14A是表示形成于基片上的图案的低频不平坦的一个例子的图。
[0030]图14B是测量形成于基片上的图案而得到的功率谱密度的一个例子的图。
[0031]图14C是表示形成于基片上的图案的高频不平坦的一个例子的图。
[0032]图14D是表示测量形成于基片上的图案而得到的功率谱密度的另一个例子的图。
[0033]图15是表示第二实施方式的基片处理方法的流程的一个例子的流程图。
[0034]图16是表示执行第一实施方式、第二实施方式中的基片处理的处理装置的结构的一个例子的图。
[0035]图17是表示可以能够执行第一实施方式、第二实施方式中的基片处理的处理系统的一个例子的图。
[0036]附图标记说明
[0037]100、100A 基片处理装置
[0038]110、110A 存储部
[0039]111 处理条件存储部
[0040]112 处理存储部
[0041]113 对应存储部
[0042]120、120A 控制部
[0043]121 选择部
[0044]122 指示部
[0045]123 获取部
[0046]130 输入部
[0047]140 输出部
[0048]150 通信部
[0049]200 处理装置
[0050]300 测量装置
[0051]NW 网络。
具体实施方式
[0052]在下文中，参照附图，详细地说明所公开的实施方式。本实施方式并非是限定性
的。另外，各实施方式在不使处理内容冲突的范围内能够适当组合。此外，在各附图中，对相同或相应的部分标注相同的附图标记。
[0053]此外，在以下的说明中，“上方”是指处理装置的顶部方向，即，配置于处理装置内的基片的正面方向。此外，“下方”是指处理装置的底部方向，即，配置于处理装置内的基片的背面方向。另外，为了表示形成于基片上的图案的一部分，当使用“上”“下”时，“上”指基片的正面侧，即作为成膜和蚀刻等的处理对象的一侧。“下”是指基片的背面侧，即不作为成膜或蚀刻等的处理对象的一侧。此外，还将基片的厚度方向称为纵向，将与基片正面平行的方向称为横向。
[0054]此外，在以下的说明中，“反应种”包括含有反应种的气体。
[0055](第一实施方式)
[0056]图1是表示第一实施方式的基片处理方法的流程的一个例子的流程图。第一实施方式的基片处理方法例如由基片处理装置执行，该基片处理装置控制执行蚀刻、成膜和清洁等的处理的处理装置(例如腔室)。
[0057]首先，基片处理装置选择对基片(例如，由硅形成的半导体基片)连续执行的一个以上的处理(步骤S11)。接着，基片处理装置使处理装置执行所选择的处理(步骤S12)。当执行完成后，处理结束。
[0058]此处，“处理”包括对基片执行的一个以上的处理。一个以上的处理例如是成膜处理、蚀刻处理、清洁处理、温度调节处理等。此外，“处理”包括一个以上的处理的执行顺序的信息。
[0059]图2A～图2D分别是表示根据第一实施方式的基片处理方法执行的处理例1～4的流程的流程图。
[0060]图2A所示的处理例1是通过CVD进行的成膜处理。首先，基片处理装置在腔室内使第一反应种和第二反应种反应而在基片的正面成膜(步骤SA1)。然后，基片处理装置结束处理。
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【技术保护点】

【技术特征摘要】
1.一种基片处理方法，其特征在于，包括：a)在腔室内将在正面形成有图案的基片暴露于第一反应种，使所述第一反应种吸附在所述基片的正面的工序；b)在所述腔室内，将所述基片暴露于由第二反应种形成的等离子体，在所述基片的正面形成膜的工序；和c)将包含所述a)和所述b)的处理以改变所述b)开始时的第一反应种的滞留量的方式反复执行两次以上的工序。2.如权利要求1所述的基片处理方法，其特征在于：在所述a)中，通过控制导入到所述腔室内的所述第一反应种的量，来改变所述b)开始时的所述第一反应种的滞留量。3.如权利要求1或2所述的基片处理方法，其特征在于：在所述a)中，通过控制导入到所述腔室内的所述第一反应种的稀释度，来改变所述b)开始时的所述第一反应种的滞留量。4.如权利要求1～3中任一项所述的基片处理方法，其特征在于：所述a)包括：a1)将所述第一反应种导入到所述腔室内的工序；和a2)从所述腔室清除所述第一反应种的至少一部分的工序。5.如权利要求4所述的基片处理方法，其特征在于：通过控制在所述a2)中清除的所述第一反应种的量，来改变所述b)开始时的所述第一反应种的滞留量。6.如权利要求5所述的基片处理方法，其特征在于：通过改变所述腔室内的压力、处理时间、清除气体的流量中的至少一者使在所述a2)中清除的所述第一反应种的量变化，来改变所述b)开始时的所述第一反应种的滞留量。7.如权利要求1～6中任一项所述的基片处理方法，其特征在于：在所述基片的正面的反应饱和之前，结束所述a)或所述b)。8.如权利要求1～6中任一项所述的基片处理方法，其特征在于：控制所述b)开始时的第一反应种的滞留量，使得在所述图案的上部形成的膜的厚度比在所述图案的下部形成的膜的厚度厚。9.如权利要求1～6中任一项所述的基片处理方法，其特征在于：控制所述b)开始时的第一反应种的滞留量，使得在所述图案的上部形成的膜的厚度接近在所述图案的下部形成的膜的厚度。10.如权利要求1～9中任一项所述的基片处理方法，其特征在于：还包括d)将通过所述c)形成的膜作为掩模对所述基片进行蚀刻的工序。11.如权利要求10所述的基片处理方法，其特征在于：还包括e)将包含所述c)和所述d)的处理反复执行两次以上的工序。12.如权利要求1...

【专利技术属性】
技术研发人员：熊谷圭惠，久松亨，本田昌伸，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：