ＴＬＢ相关分支预测器及其使用方法技术

本发明专利技术的实施例涉及能够在超标量以及其他允许分支的处理器中进行有效的分支预测的装置和方法。根据本发明专利技术的一个实施例，一种分支预测器可以包括使用来自翻译后备缓冲器的输入来预测处理器中的执行指令内的分支结果的分支预测电路。（*该技术在2024年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及高性能处理器，尤其涉及使用翻译后备缓冲器输入和动态长度全局分支历史的指令分支预测器。背景随着分支指令发出速率和指令流水线深度的增加，准确的分支预测对实现超标量无序处理器的潜在性能变得愈发重要。某些现有技术的分支预测器要么被实现为无全局历史的分支预测器，要么被实现为带有全局历史的两级分支预测器。在某些分支预测器中，全局历史由m个最近分支组成，并且在其中每一位都记录了是否采取分支的m位全局移位寄存器中实现。不幸的是，现有的全局移位寄存器只记录固定长度的全局历史。然而，最近的研究则已指出，通过使用不同长度的全局历史，可能使来自不同程序的不同指令体验到更好的预测准确性。附图说明图1是本领域内已知的一种分支预测器的电路框图。在图1中，m位历史移位寄存器110包括在位m处的一位移位输入以及在位1处的一位移位输出，其中该一位移位输入接收是否采取特定指令的分支的指示。例如，值“1”用于指示采取分支，而“0”用于指示不采取该分支。历史移位寄存器110用于存储固定长度(即，m位长度)的全局分支预测历史，移出最高有效位值，即第一位的值，并将输出要存储的整个m位全局分支预测历史值本文档来自技高网...

【技术保护点】
一种分支预测器，包括：分支预测电路，它使用来自翻译后备缓冲器的输入来预测处理器中的执行指令内的分支结果。

【技术特征摘要】
【国外来华专利技术】1.一种分支预测器，包括分支预测电路，它使用来自翻译后备缓冲器的输入来预测处理器中的执行指令内的分支结果。2.如权利要求1所述的分支预测器，其特征在于，所述分支预测电路包括模式历史表；以及耦合至所述模式历史表和所述翻译后备缓冲器的历史移位寄存器，所述历史移位寄存器在接收到来自所述翻译后备缓冲器的未命中信号时将其自身清零。3.如权利要求2所述的分支预测器，其特征在于，所述分支预测电路还包括耦合至所述历史移位寄存器的存储器，所述存储器在接收到来自所述翻译后备缓冲器的未命中信号时将一复位值传递到所述历史移位寄存器。4.如权利要求3所述的分支预测器，其特征在于，所述存储器包括三态缓冲器。5.如权利要求3所述的分支预测器，其特征在于，所述分支预测电路还包括耦合至所述历史移位寄存器的反馈环，所述反馈环保持所述历史移位寄存器内最高有效位的值。6.如权利要求5所述的分支预测器，其特征在于，所述反馈环将所述最高有效位的值保持为1。7.如权利要求5所述的分支预测器，其特征在于，在所述历史移位寄存器内最高有效1值所在位的位置确定了存储在所述历史移位寄存器内的全局分支历史的长度。8.如权利要求7所述的分支预测器，其特征在于，存储在所述历史移位寄存器内的所述全局分支历史的长度由所述最高有效1值所在位的位置定义。9.如权利要求5所述的分支预测器，其特征在于，所述反馈环包括耦合至所述历史移位寄存器的与门，所述与门接收所述历史移位寄存器的输出位值和允许信号；以及耦合至所述与门和所述历史移位寄存器的或门，所述或门接收来自所述与门的第一输入值以及来自所述历史移位寄存器的第二输入值，并且将一新的位值输出至所述历史移位寄存器。10.如权利要求2所述的分支预测器，其特征在于，所述历史移位寄存器含有动态长度的全局分支历史。11.如权利要求2所述的分支预测器，其特征在于，所述历史移位寄存器包括m位，并且经由异或门将一m位模式历史值输出至所述模式历史表。12.如权利要求11所述的分支预测器，其特征在于，所述异或门接收所述m位模式历史值以及一m位分支地址值，并将一m位模式历史值输出至所述模式历史表。13.一种分支预测器，包括包括m位全局分支历史的分支预测电路；耦合至翻译后备缓冲器和所述分支预测电路的存储器，所述存储器在接收到所述翻译后备缓冲器中的未命中的指示时复位所述分支预测电路；以及耦合至所述分支预测电路的反馈环，所述反馈环在所述全局分支历史的长度等于m-1时保持所述分支预测电路内最高有效位的值。14.如权利要求13所述的分支预测器，其特征在于，所述分支预测电路包括模式历史表；以及耦合至所述模式历史表和所述翻译后备缓冲器的历史移位寄存器，所述历史移位寄存器在接收到来自所述翻译后备缓冲器的未命中指示时将其自身清零；为所述历史移位寄存器中指示的每个分支存储地址的分支地址存储器。15.如权利要求14所述的分支预测器，其特征在于，所述存储器耦合至所述历史移位寄存器。16.如权利要求13所述的分支预测器，其特征在于，所述存储器包括三态缓冲器。17.如权利要求13所述的分支预测器，其特征在于，所述反馈环包括耦合至所述历史移位寄存器的与门，所述与门接收所述历史移位寄存器的输出位值和允许信号；以及耦合至所述与门和所述历史移位寄存器的或门，所述或门接收来自所述与门的第一输入值以及来自所述历史移位寄存器的第二输入值，并且将一新的位值输出至所述历史移位寄存器。18.一种处理器，包括翻译后备缓冲器；包括m位全局分支历史的分支预测电路；耦合至所述翻译后备缓冲器和所述分支预测电路的存储器，所述存储器在接收到所述翻译后备缓冲器中的未命中的指示时复位所述分支预测电路；以及耦合至所述分支预测电路的反馈环，所述反馈环在所述全局分支历史的长度等于m-1时保持所述分支预测电路内最高有效位的值。19.如权利要求18所述的处理器，其特征在于，所述分支预测电路包括模式历史表；耦合至所述模式历史表和所述翻译后备缓冲器的历史移位寄存器，所述历史移位寄存器在接收到来自所述翻译后备缓冲器的未命中指示时将其自身清零；以及为所述历史移位寄存器中指示的每个分支存储地址的分支地址存储器。20.如权利要求19所述的处理器，其特征在于，所述存储器耦合至所述历史移位寄存器。21.如权利要求18所述的处理器，其特征在于，所述存储器包括三态缓冲器。22.如权利要求18所述的处理器，其特征在于，所述反馈环包括耦合至所述历史移位寄...

【专利技术属性】
技术研发人员：C赖，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[]