描述了一种方法，该方法包括：在包含发射器的电路内传播电信号，以选择该发射器的若干条通道；为每条通道设置速度；为每条通道设置至少一个驱动器电源电压。上述通道的数目和速度决定了该发射器的带宽。因通道数目选择、通道速度设置和驱动器电源电压而导致发射器消耗的功率小于该发射器在另一种通道数目。通道速度和电源电压的组合下消耗的功率。
【技术实现步骤摘要】
【国外来华专利技术】
本专利
一般涉及计算系统，更具体的，涉及用于串行互连结构的动态通道、电压和频率调节。
技术介绍
图1a示出了总线120。总线120是一种“共享介质”通信结构，用于在电子器件101a-10Na和110a之间传输通信。共享介质是指相互通信的器件101a-10Na与110a共享和连接到同一电子线路120。也就是说，线路120是由器件101a-10Na与110a中的任一器件用来与器件101a-10Na与110a中的任何其他器件进行通信的共享资源。例如，如果器件101a希望与器件10Na进行通信，则器件101a将沿线路120向器件10Na发送信息；如果器件103a希望与器件110a进行通信，则器件103a将沿同一线路120向器件110a发送信息，等等。传统上，计算系统使用总线。例如，就某些IBM兼容PC机而言，总线120对应于PCI总线，而器件101a-10Na对应于“I/O”器件(如局域网(LAN)网络适配器卡、调制解调器、硬盘存储装置，等等)，器件110a对应于I/O控制集线器(ICH)。又例如，就某些多处理器计算系统而言，总线120对应于“前端”总线，而器件101a-10Na对应于微处理器，器件110a对应于内存控制器。由于称为“电容性负载”的人为现象(artifact)的缘故，当计算系统速度增加时，总线变得越来越不实用。基本上，当任何线路的电容性负载增加时，线路传输信息的最大速度将降低。也就是说，线路的电容性负载与该线路的速度之间成逆相关。每个加入线路的器件均将导致线路的电容性负载增加。从而，因为总线通常连接多个器件，因而通常认为总线线路120带有较大的电容负载。在过去，当计算系统时钟速度相对较低时，计算系统总线上的电容性负载未成为一个严重的问题，因为下降了的总线线路最大速度(由于电容性负载的缘故)仍远大于计算系统内部时钟的速度。然而，对于当今的一些计算系统而言，情况却不一样。这些年来，随着计算系统时钟速度的持续提高，现在的计算系统速度正在达到(并且/或者可能超过)带有很高电容负载(如总线线路120)的线路的最大速度。其它与提高总线速度相关的问题是信号失真。因此，计算系统正在向“基于链路”的器件至器件的互连方案转变。图1b示出了与图1a相关的比较性实例。根据图1b的方法，计算系统器件101a-10Na和110a通过由高速双向点到点链路1301至130N构成的网络140进行互连。双向点到点链路通常包括第一单向点到点链路(以第一方向传送信息)和第二单向点到点链路(以第二方向(与第一方向相反)传送信息)。因为单向点到点链路通常仅具有一个端点，因此它的电容性负载比共享型的总线的电容性负载小得多。可以用铜线或光纤以及合适的驱动器与接收器来构建(如用于铜线电缆的单线或差分线路驱动器和接收器；以及用于光纤的激光或LED E/O发射器和O/E接收器，等等)各个点到点链路。图1b中的网络140是简单的，因为每一器件均通过点到点链路与其余的器件相连。在更复杂的方案中，网络140是具有路由/交换节点的网络。此时，每一器件无需通过点到点链路连接到其余器件。相反，可通过路由/交换节点来进行跨越多个链路的跳跃，以将信息从源器件传送至目的器件。取决于实施方式，路由/交换功能可以是存在于网中的独立功能，或可以被整合到计算系统的独立器件(如处理器、内存控制器、I/O单元，等等)之中。图2示出了一种可称为“多通道”单向点到点链路的单向点到点链路的放大图。多通道单向点到点链路包括多个串行信道，这些信道称为“通道”。参考图2，例如，可将器件201视为基于链路的计算系统中的第一器件，将器件202视为基于链路的计算系统中的第二器件。它们之间的单向点到点链路205包括通道1至通道N的N条通道。每条通道均是可以实施成差分信号线路、单端信号线路或光纤信道的串行信道。在运行中，发射器203接收将通过链路205发送到接收器204的数据。在其输入端处，发射器203将接收的数据分散到N个通道上。例如，如果发射器203的输入为8个字节的字且N＝8，则一种简单的发射器设计将执行以下方案在通道0上传送输入字的第一字节，在通道1上传送输入字的第二字节；...等等；并且，在通道N上传送输入字的第8字节(其中N＝8)。接收器204将接收这8个字节，保证它们的对准，并在其输出端给出该8个字节的字(从而完成了该字从器件201至202的传输)。在其它方法中，通道不传送来自同一并行字的数据，而是将它们视为独立的通信通道。例如，如果将通道0作为第一通信信道进行传输，将通道1作为第二通信信道进行传输，则通道0携带的数据的源(如将数据发送到发射器203的实体)不同于通道1携带的数据的源。一个问题是，往往将发射器设计成包含具有以下属性的电路(如CMOS电路)当通道的速度增加时，上述电路的功耗增加得更多。附图说明 在附图中，通过举例而非限制的方式说明了本专利技术，其中，相似的附图标记表示相似的元件 图1a示出了通过总线互连的器件； 图1b示出了通过由点到点链路组成的网络进行互连的器件； 图2示出了多通道单向点到点链路； 图3示出了将通道速度、运行的通道数目和电源电压作为输入参数的多通道单向点到点链路的发射器； 图4a-4c示出了用于控制以上结合图3所述的三种参数的不同实施方式； 图5示出了在I/O控制集线器和I/O设备之间使用点到点链路的计算系统的示范性模型。具体实施例方式图3示出了用于多通道单向点到点链路的发射器设计303，该发射器为一起决定了发射器的功耗和带宽的三个变量(通道速度、运行通道的数目、电源电压)提供了变量控制。此处，应将发射器的带宽理解为多通道单向点到点链路的带宽；而该带宽又受到运行通道数目的影响。例如，如果存在8条运行通道，且每条通道均以800Mb/s的速度运行，则与发射器相关的多通道单向点到点链路的带宽为6.4Gb/s(即，8×800Mb/s＝6400Mb/s＝6.4Gb/s)。通过允许通道速度、运行通道的数目和电源电压成为可编程参数，发射器可配置为在降低的功耗下以合适的带宽运行。然而，在讨论如何使用这些可编程参数来提供可接受的带宽和降低的功耗之前，首先对图3中的发射器303的设计进行讨论。根据图3中的发射器设计303，每条通道具有将并行信息位排队的队列，其中，可将每一单位的并行信息位称为“字”。例如，在为8条运行通道中的每一条通道提供来自较大的64位输入的不同字节信息的背景下继续以上讨论的例子，则每个队列将接收这些不同字节中的一个字节，且可以将每个字节称为字(例如，队列3101接收第一个字/字节，队列3102接收第二个字/字节，等等)。为简单起见，未在图3中示出为通道输入队列310馈送信号的电路。将每个排队的字从其队列中移走，然后，由每条通道上的并-串转换和编码模块处理该字(即，从队列3101中移出的字由并-串转换和编码模块3201处理；从队列3102中移出的字由并-串转换和编码模块3202处理，等等)。并-串转换和编码模块实现两个功能1)并-串转换；2)串行编码。并-串转换是将字转换成串行位流的过程。例如，继续通道的字大小为1个字节的这个实例，相应的并-串转换将来自队列中的每个字节转换成一个8位的串行流。串行编码是试图降低数据讹误本文档来自技高网...
【技术保护点】
一种方法，包括：在包括发射器的电路内传播电子信号，以：选择所述发射器的若干条通道；为所述通道中的各条通道设置速度，所述通道数目和速度决定了所述发射器的带宽；并且，为所述通道中的每条通道设置驱动器电源电压，其中 因所述选择和所述两个设置而导致所述发射器消耗的功率低于在通道数目、通道速度和电源电压的另一种可用组合下所述发射器消耗的功率。
【技术特征摘要】
【国外来华专利技术】US 2004-6-30 10/882,5441.一种方法，包括在包括发射器的电路内传播电子信号，以选择所述发射器的若干条通道；为所述通道中的各条通道设置速度，所述通道数目和速度决定了所述发射器的带宽；并且，为所述通道中的每条通道设置驱动器电源电压，其中因所述选择和所述两个设置而导致所述发射器消耗的功率低于在通道数目、通道速度和电源电压的另一种可用组合下所述发射器消耗的功率。2.如权利要求1所述的方法，其中，对所述特定带宽而言，所述选择和所述两个设置在所述发射器的通道数目、通道速度和电源电压的所有可用组合中导致的功耗最少。3.如权利要求1所述的方法，其中，所述电子信号处于寄存器下游。4.如权利要求2所述的方法，还包括在所述寄存器的下游向所述发射器的所述选定数目的通道执行二进制编码格式至独热编码格式的转换。5.如权利要求1所述的方法，还包括设置锁相环输出信号频率，以设置所述通道速度。6.如权利要求1所述的方法，其中，所述锁相环输出信号频率是所述电源电压的函数。7.如权利要求1所述的方法，其中，所述电源电压是所述锁相环输出信号频率的函数。8.一种装置，包括发射器，该发射器包括锁相环电路，该电路包含用于调节所述锁相环的输出频率的输入；多条通道中的各通道的通道电路，每条通道电路包含其自身的位于所述锁相环电路的时钟信号输出的下游的并-串转换电路；启用/停用输入节点，用于启动/停用与其对应的通道；多个线路驱动器，包括位于所述串行编码电路下游的连接的驱动器；以及至少连接到各所述通道电路的所述驱动器的可编程电压源。9.如权利要求8所述的装置，还包括连接到所述锁相环电路、所述电压源和各所述通道电路的所述启用/停用节点的带宽和功耗控制电路。10.如权利要求9所述的装置，其中，所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入的第一输出；连接到所述并-串转换电路的输入的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出；和连接到所述可编程电压源的第三输出。11.如权利要求9所述的装置，其中所述带宽和功耗控制电路还包括寄存器，该寄存器包括连接到所述锁相环电路的所述输入和查找表电路的第一输出；以及连接到解码器逻辑电路的第二输出，所述解码器逻辑电路具有连接到各所述通道电路的所述启用/停用节点的输出。12.如权利要求11所述的装置，其中，所述查找表电路还连接到所述可编程电压源。13.如权利要求...
【专利技术属性】
技术研发人员：柯世华，A米什拉，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[]
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