在操作和睡眠模式下的数据保持制造技术

公开了一种电路，其用于在所述电路的部分功率降低的休眠模式期间保持信号值，其包括：时钟信号输入端；时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器，并且沿所述正向数据路径传送到所述数据输出端；所述至少一个锁存器的至少一个包括保持锁存器；三态器件，可操作用于响应于收到第一休眠信号而选择性地从所述正向数据路径隔离所述保持锁存器；其中为响应收到第二休眠信号，所述电路可进入所述休眠模式以使跨越所述电路的所述部分的电压差变小，从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。

【技术实现步骤摘要】

本专利技术涉及数据处理系统领域。更具体地，本专利技术涉及在操作和休眠模式中都允许存储信号的值的电路和操作电路的方法。
技术介绍
在许多电路中，特别是那些在远供电源例如电池下运行的电路，保持电路耗电量低很重要。不仅要解决操作的电路效率的问题，还关注减少静态功率消耗，即由泄露电流而致的功率消耗。解决其的一种方法是提供带休眠模式的电路，以使这些电路在非操作期间功率实际降低。为降低在休眠期间的静态功率，许多电路设计现在利用允许在休眠和工作模式之间快速转换的片上电源门控(power gating)。通过在目标电路和产生“虚”Vdd轨(rail)的Vdd之间插入功率晶体管，或在目标电路和产生“虚”Vss轨的Vss之间插入功率晶体管，来实现这种电源门控。为了进入低泄漏模式，关闭所述功率晶体管并且该设计的泄漏受该功率晶体管的泄漏限制。由于可使功率晶体管为高Vt(阈值电压)，并且功率晶体管的宽度可比电路中的有源器件的宽度小得多，能够显著地减少泄漏电流。因此，当关闭功率晶体管时，在它们的输出端的虚功率轨飘移，并且电路功率降低。 虽然这导致实质上功率的节省，其也导致目标电路内的状态丢失。如果需要电路在休眠模式期间保持状态，必须在设计内使用数据保持电路，例如具体的数据保持触发器。这种操作模式允许储存的信号值安全地保存在电路的一小部分，同时为了减少泄漏的目的，电路的剩余部分功率降低。当恢复供电时，还原保存的信号值并继续操作。 当前保持数据的一般方法是，提供不在触发器的另两个锁存器的数据路径中的额外的第三存储器或气囊锁存器(balloon latch)，并在休眠模式期间在该第三锁存器中存储数据。该锁存器具有它自己的电源并且可由高阈值部件构建。这种系统在IEEE Journal of Solid-State Circuits，Vol32，No 6，1997年6月的“A 1-V High Speed MTCMOS Cifcuit Scheme forPower-Down Application Circuits”中描述。该方法的缺点是气囊锁存器消耗相当多的额外的电路面积。 还提出了读出放大器触发器和混合锁存器触发器，其具有依据电平敏感扫描设计方法操作的相关扫描单元，以便在功率降低的操作模式期间重用该扫描单元用以数据保持。尽管这种方法减小了与提供数据保持能力相关的电路开销增加，其需要控制读出放大器触发器或混合锁存器触发器的三个时钟信号，具有已知的关于速度、功率消耗和其它因素的缺点。而且只适用于具有专用的扫描锁存器的触发器。 2002年8月的ISPLED的“Lower Power Integrated Scan-RetentionMechanism”也致力于该问题。 与本专利具有相同受让人的未决美国申请11/088268也致力于该问题。
技术实现思路
本专利技术的第一方面提供了一种在休眠期间保持信号值同时电路的一部分功率降低的电路，其包括可操作用于接收时钟信号的时钟信号输入端；至少一个由所述时钟信号时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可以在所述数据输入端接收，记录到所述至少一个锁存器并且沿所述正向数据路径传送到所述数据输出端；其中所述至少一个锁存器中的至少一个包括可操作用于在所述休眠模式期间保持信号值的保持锁存器；并且所述电路进一步包括三态器件(tristateable device)，其布置在所述正向数据路径和所述保持锁存器之间，并且可操作用于响应收到第一休眠信号而选择性地将所述保持锁存器从所述正向数据路径隔离；其中为响应收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作用于进入所述休眠模式以使跨越所述电路的所述部分的电压差变小，从而所述电路的所述部分功率降低，并且跨越所述保持锁存器和所述三态器件的电压差维持不变。 本专利技术的布置提供可在休眠模式中保持数据并且自身不在正向数据路径上的数据保持器件，该布置是保持数据而不减慢关键时间路径(criticaltiming path)的有效方法，该关键时间路径包括正向数据路径。而且，使用设置在正向数据路径与保存锁存器之间的可选择性地隔离保持锁存器的三态器件，是在休眠模式中保持数据并且还不影响关键时间路径的简便方法，从关键时间路径移去这些器件，使设计者在为这些器件选择部件中有更大的自由，并且因此允许选择例如可不具有如此高的性能的低泄漏部件。 虽然可以只有一个锁存器，在大多数实施例中所述电路包括多个由所述时钟信号时控的锁存器，所述信号值沿正向数据路径、从所述多个锁存器中的一个传送到所述多个锁存器中的下一个，其中所述多个锁存器中的至少一个包括所述保持锁存器。 在某些实施例中，所述三态器件包括双向三态器件。 虽然在所有实施例中三态器件不必是双向的，在某些实施例中优选是双向的，因为其可允许例如通过该器件恢复锁存器的状态，其中单向器件不能做到这一点。 在某些实施例中，所述双向三态器件包括可操作用于接收所述第一休眠信号的两个晶体管，并且被布置为响应收到所述第一休眠信号所述两晶体管形成高阻抗路径，并且响应未收到所述第一休眠信号所述两晶体管形成低阻抗路径。 在其它的实施例中，所述三态器件包括四个晶体管，所述四个晶体管中的两个形成所述三态器件，并且所述四个晶体管中另两个形成可用于在将第一休眠信号输入到所述两个晶体管中的一个之前反相(invert)所述第一休眠信号的反相器(inverter)。 依据反相的休眠信号在电路内是否可用，可由两个或四个晶体管来提供双向三态器件。在任一情形中，提供少量的晶体管足以将传统的锁存器改变为在某些实施例中的保持锁存器。因此，保持锁存器的实现会带来电路面积的小幅增加。 虽然可使用任意种类的三态器件，在某些实施例中三态器件包括传输门。响应于一个输入提供低阻抗并响应于另一输入提供高阻抗的任意三态器件都适合，但发现传输门特别有效。 在某些实施例中，所述数据保持锁存器不接收所述时钟信号，而在另一些中所述数据保持锁存器可操作用于接收所述时钟信号。 虽然可以提供不时控的锁存电路，但发现时控的可在状态之间更容易地切换，在某些实施例中优选这种锁存电路。 在某些实施例中，所述电路进一步包括可操作用于分配所述时钟信号给所述保持锁存器的时钟信号分配装置。 虽然时钟可在电路的外部产生，在另一些中其在电路内产生。分配时钟给保持锁存器使时控的保持锁存器能够切换状态。 虽然提供时控信号给保持锁存器使其切换状态更容易，但这具有需要对休眠模式中的时钟分配供电并且可能显著增加静态功率消耗的缺点。 在某些实施例中，所述时钟信号分配装置，包括可操作用于接收第一休眠信号的第一休眠信号输入；其中响应于所述第一休眠信号，所述时钟信号分配装置可操作用于将所述时钟信号保持(hold)为预定的值，以使所述保持锁存器保持状态。 以预定的值提供时钟信号确保锁存器是在它的数据保持再循环模式中。 虽然时钟分配装置可包括多种形式，在某些实施例中，所述时钟信号分配装置包括具有时钟信号输入端和第一休眠信号输入端的逻辑门。 这种布置简单并且也使锁存器看到的时钟信号响应休眠信号保持在预定的值。 在某些实施例中，所述时钟信号分配装置包括多个时钟信号传播通本文档来自技高网...

【技术保护点】
一种用于在电路的一部分功率降低的休眠模式期间保持信号值的电路包括：可操作接收时钟信号的时钟信号输入端；至少一个由所述时钟信号时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器并且沿所述正向数据路径传送到所述数据输出端；其中所述至少一个锁存器的至少一个包括可操作用于在所述休眠模式期间保持信号值的保持锁存器，并且所述电路进一步包括三态器件，布置在所述正向数据路径和所述保持锁存器之间，并且可操作用于响应于收到第一休眠信号而选择性地将所述保持锁存器从所述正向数据路径隔离；其中响应于收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作进入所述休眠模式，以使跨越所述电路的所述部分的电压差变小从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。

【技术特征摘要】
US 2005-10-13 11/249135;US 2006-5-2 11/415436所定义的在本发明的范围内的。 在正向数据路径上的反相器的一个目的是将输入端和输出端去耦，并且在反相器37位于输出端的情况下提供带可接受的驱动能力的输出端。当参照图2的时序图时，该图的输出反相器37的一个潜在问题变得清楚。当pdn(第二休眠)信号变低，即电路的休眠部分功率再被打开时，反相器37被加电但没有东西驱动它的输入端。传输门34可驱动它，但是clk为低使得传输门34是关闭的。传输门50可以驱动它，但是ret为低使得使得传输门50是关闭的。如果反相器37的输入端不具有和电源或接地相近的电压，那么反相器中的pmos和nmos可开启，这将导致大量电流通过反相器。在目标是降低功率消耗的设计中这不是好想法。已设计了图12的实施例来解决这个问题。 图12类似于图2，但额外具有将保持锁存器的顶部连接到输出反相器37的三态反相器47。三态反相器47由供电功率降低的门控电源供电。通过门控电源给该三态反相器供电是重要的，这样在功率降低模式下没有通过传输门34并通过反相器36a到功率降低的电源的潜泄漏路径。该额外的三态反相器所做的是当clk为低时驱动门37，这保证当门37加电时总有东西驱动它。因此，解决了图2的实施例具有的潜在问题。而且，该设计具有额外优点，即输出端39在第二休眠变低并且clk也变低之后，但在第一休眠变低之前，得到保持的状态。在图2的实施例中输出端39直到第一休眠变低之后也没有得到保持的状态。这在下面解释。 为了保持触发器的状态，在功率降低并且进入休眠模式之前，用户必须声明保持信号RET(第一休眠信号)。声明RET防止对保持锁存器40写入。这保护了状态，而不管时钟或数据引脚上的改变。当进入休眠模式，主锁存器36的状态丢失。保持锁存器的状态被保护，因为它由总是开启的电源供电，并且RET被声明，以防止垃圾数据的写入。 一旦退出休眠模式，触发器的剩余部分加电。当加电时，假定RET保持恒定被声明，并且门控电源加电，则保持锁存器不受时钟和数据引脚上的短时干扰的影响。如果如本实施例中的情况当加电时保持时钟引脚为低，保持锁存器将把保持的状态写入从结点，当该从结点加电时其是反相器37的输入端。在多锁存器环境中，这将在被加电的模块中的所有保持锁存器中同时发生，并且该模块将因而被加电同时状态得以恢复。 在某些实施例中，在加电期间时钟可以保持为低。在这种情况下，只要时钟随着加电一变低，状态将得以恢复。从这点看，应注意图12的实施例不同于图2的地方还在于，时钟电路10不是由总是开启的电源供电。因此，当功率降低时，如时序图所示，时钟电路输出未知状态。当第一休眠变低时Clk变低，它不必立即变低，当系统加电时它可具有短时干扰，但是我们要求第一休眠保持为高直到clk低并且不再有短时干扰。当第二休眠和clk都是低时所述状态恢复。一旦状态恢复，第一休眠可以变低，并且常规时控可以重新开始。 应注意在上面所述实施例中，在休眠模式之后启动时被驱动的是反相器37以避免潜在的功率损失。在其它实施例中，在输出端的可以不是反相器，可以是不同的器件。对于多种器件可能会出现潜在的功率损失问题，并且解决办法是使用例如图12和13的三态反相器47来提供驱动信号。 另一点是在图2和图12之间的进一步不同是某些器件，具体是三态反相器44和47和传输门34连接到nclk和bclk，而不是clk和nclk。每个连接工作，使用bclk而不是clk，有助于减小clk引脚上的电容，而使用clk得到更快的时钟以q响应。 图13显示了晶体管形式的图12的实施例。从该图很清楚，保持触发器可由正好具有三个额外引脚的传统的触发器形成。这些引脚是VDDG和VSSG引脚、门控电源和retn或第一休眠信号。应注意替代实施例可以只具有VDDG或VSSG之一，因为不需要两个都要，如果仅使用一个那么缩短另一个为标准电源VDD或VSS。在虚线51下的所有器件都是HVT器件。 图14显示了适合接收重置信号的图12和13的实施例。这其实是图7的实施例的修改版本，用以解决到输出门的输入浮接问题(floating inputto an output gate)，在这个例子中输出门是反相器37，该反相器可能潜在具有严重的功率损失隐患。在该图中是HVT器件的所有器件由总是开启的电源供电，而其它器件是由门控电源供电并且因此在休眠模式下不加电。该实施例与图7的实施例不同处主要在于，在保持锁存器和反相器37的输入端之间提供的是传输门69和nor门66。该传输门69具有与传输门34相反的clk连接。因此，当clk为低时器件69开启而34关闭。当clk为高时器件34开启并且69关闭。总之，有东西驱动门37。当pdn(第二休眠)为高时那么clk未知并且器件34和69在未知状态，并且可能没有东西驱动门37。然而，当pdn为高时，门37功率降低，并且应该门37的输入是未知的。pdn一变低，clk变为一或零并且有东西驱动门37。 该实施例也具有可隔离保持锁存器60的传输门50。改变该保持锁存器的状态的唯一方法是经由器件50。在保持模式中，当保持(或第一休眠信号)被声明时，器件50关闭，这样该锁存器被隔离并且不能重置。在正常操作模式中，依赖于时钟的状态，重置将通过nor门66或67之一和传输门69或34中相应的一个并且通过器件50传播以重置保持锁存器。在保持模式中，重置上的短时干扰可通过nor门传播到结点S并且到输出端qn，但当短时干扰消失时，数据仍然保存在保持锁存器中并且可以通过器件66和69读出。 关于所述实施例还应该注意，在休眠模式中加电的任何器件的主体结点(bulk node)必须连接到总是开启的电源或接地并且不连到门控电源。另外，传输门50的主体结点连接到总是开启的电源上。在优选实施例中，每个器件的主体结点都连接到总是开启的电源和接地。 虽然已经参考附图在这里详细描述了本发明的说明性实施例，应理解本发明并不局限于这些精确的实施例，本领域技术人员在不偏离所附权利要求所定义的本发明的范围和精神的情况下可以对其进行各种修改和变更。权利要求1.一种用于在电路的一部分功率降低的休眠模式期间保持信号值的电路包括可操作接收时钟信号的时钟信号输入端；至少一个由所述时钟信号时控的锁存器；数据输入端、数据输出端和其间的正向数据路径，其中信号值可操作地在所述数据输入端接收，记录到所述至少一个锁存器并且沿所述正向数据路径传送到所述数据输出端；其中所述至少一个锁存器的至少一个包括可操作用于在所述休眠模式期间保持信号值的保持锁存器，并且所述电路进一步包括三态器件，布置在所述正向数据路径和所述保持锁存器之间，并且可操作用于响应于收到第一休眠信号而选择性地将所述保持锁存器从所述正向数据路径隔离；其中响应于收到第二休眠信号，所述第二休眠信号在所述第一休眠信号之后接收，所述电路可操作进入所述休眠模式，以使跨越所述电路的所述部分的电压差变小从而所述电路的所述部分功率降低，并且维持跨越所述保持锁存器和所述三态器件的电压差。2.如权利要求1所述的电路，包括多个由所述时钟信号时控的锁存器，所述信号值沿所述正向数据路径从所述多个锁存器中的一个传送到所述多个锁存器的下一个，所述多个锁...

【专利技术属性】
技术研发人员：M小弗雷德里克，JD施弗二世，
申请(专利权)人：ARM有限公司，
类型：发明
国别省市：GB[英国]