一种总线控制装置和控制系统制造方法及图纸

本实用新型专利技术公开了一种总线控制装置和控制系统，该装置包括：主控芯片、总线中心控制器件和外设芯片；其中，所述主控芯片，经所述总线中心控制器件与所述外设芯片相连；所述总线中心控制器件，通过对总线的三态控制，实现所述主控芯片与所述外设芯片之间的单独的端对端通信。本实用新型专利技术的方案，可以解决CPU多扇出的总线设置方式容易造成信号干扰而影响信号完整性的问题，达到避免造成信号干扰而提升信号完整性的效果。

【技术实现步骤摘要】
一种总线控制装置和控制系统
本技术属于总线设计
，具体涉及一种总线控制装置和控制系统，尤其涉及一种解决异步总线多扇出信号完整性的装置和控制系统。
技术介绍
随着技术的不断发展，设计工程师会越来越多地面临着高速信号的设计处理的问题，高速数据总线技术的发展，也给测试带来了新的挑战。在一些设计中，所有外设都连接在CPU的总线上，这种CPU多扇出的总线设置方式，容易造成信号干扰，影响信号完整性。上述内容仅用于辅助理解本技术的技术方案，并不代表承认上述内容是现有技术。
技术实现思路
本技术的目的在于，提供一种总线控制装置和控制系统，以解决CPU多扇出的总线设置方式容易造成信号干扰而影响信号完整性的问题，达到避免造成信号干扰而提升信号完整性的效果。本技术提供一种总线控制装置，包括：主控芯片、总线中心控制器件和外设芯片；其中，所述主控芯片，经所述总线中心控制器件与所述外设芯片相连；所述总线中心控制器件，通过对总线的三态控制，实现所述主控芯片与所述外设芯片之间的单独的端对端通信。在一些实施方式中，所述主控芯片，包括：CPU。在一些实施方式中，所述外设芯片，包括：第一FPGA、SRAM、NAND和LAN9252中的至少之一。在一些实施方式中，所述总线中心控制器件，包括：第二FPGA或CPLD；所述第二FPGA或所述CPLD，用于控制总线的接通或关断，还将多余的IO口作为所述主控芯片的备用IO口。在一些实施方式中，所述总线中心控制器件，包括：三态桥。在一些实施方式中，所述总线中心控制器件对总线的三态控制中的三态，包括：第一电平状态、第二电平状态和高阻态。在一些实施方式中，所述总线中心控制器对总线的三态控制，包括：所述总线中心控制器根据所述主控芯片发起的通信指令，确定所述外设芯片中的一个芯片为通信对象，将所述主控芯片与所述通信对象之间的状态设置为第一电平状态和第二电平状态，以开通所述主控芯片与所述通信对象之间的所述通信通路；以及，在所述外设芯片的数量为两个以上的情况下，将所述主控芯片与所述外设芯片中其它芯片之间的状态设置为高阻态，以关断所述主控芯片与所述其它芯片之间的通信通路。在一些实施方式中，其中，第一电平状态包括高电平状态，第二电平状态包括低电平状态；所述高电平状态与所述低电平状态，能够实现所述主控芯片与所述外设芯片中作为通信对象的一个芯片之间的数据通信。在一些实施方式中，所述总线中心控制器件，位于所述主控芯片、所述总线中心控制器件和所述外设芯片所形成的布局的中心位置。与上述装置相匹配，本技术再一方面提供一种控制系统，包括：以上所述的总线控制装置。由此，本技术的方案，通过在CPU与外设之间的总线布局中，增加总线中心控制器件，通过总线中心控制器件形成对总线的三态控制，实现外设和CPU之间的单独的端对端通信，解决CPU多扇出的总线设置方式容易造成信号干扰而影响信号完整性的问题，达到避免造成信号干扰而提升信号完整性的效果。本技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本技术而了解。下面通过附图和实施例，对本技术的技术方案做进一步的详细描述。附图说明图1为一种总线型拓扑的结构示意图；图2为另一种总线型拓扑(即增加FPGA的总线型拓扑)的一实施例的结构示意图；图3为再一种总线型拓扑(即增加FPGA的总线型拓扑)的一实施例的结构示意图；图4为总线型拓扑的仿真原理图，即图2的SI仿真原理示意图；图5为总线型拓扑的仿真数据波形，即图2的SI仿真结果示意图；图6为新型拓扑的仿真原理图，即图3的SI仿真原理示意图；图7为新型拓扑的仿真数据波形，即图3的SI仿真结果示意图。具体实施方式为使本技术的目的、技术方案和优点更加清楚，下面将结合本技术具体实施例及相应的附图对本技术技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。根据本技术的实施例，提供了一种总线控制装置。参见图1所示本技术的装置的一实施例的结构示意图。该总线控制装置可以应用在解决异步总线多扇出信号完整性方面，能够解决异步总线多扇出信号完整性的总线控制装置，包括：主控芯片、总线中心控制器件和外设芯片。其中，所述主控芯片，经所述总线中心控制器件与所述外设芯片相连。所述总线中心控制器件，通过对总线的三态控制，实现所述主控芯片与所述外设芯片之间的单独的端对端通信。由此，通过总线中心控制器件形成总线的三态控制之后，CPU、第一FPGA或CPLD、NAND、SRAM和LAN9252等各类外设都连接到它，减少了支路产生的影响，各分支之间的信号反射不会相互影响。由于增加了中心节点，提高了PCBlayout的灵活性，从而降低了布线难度。在一些实施方式中，所述主控芯片，包括：CPU。在一些实施方式中，所述外设芯片，包括：第一FPGA、SRAM、NAND和LAN9252中的至少之一。在一些实施方式中，所述总线中心控制器件，包括：第二FPGA或CPLD。所述第二FPGA或所述CPLD，用于控制总线的接通或关断，还将多余的IO口作为所述主控芯片的备用IO口。例如：FPGA作用只是控制总线的通断，相当于一个开关，控制着外设和CPU之间的通信，FPGA不会对外设的信号进行处理，增加了FPGA或CPLD只是解决信号完整性。例如：CPU+FPGA+LAN9252，FPGA除了控制总线通断，还将多余的IO口作为输入输出口，弥补了CPUIO口不足的缺点，同时也减少了CPU的压力。由此，通过增加FPGA或CPLD，形成对总线的三态控制，实现外设和CPU之间的单独的端对端通信；增加FPGA或CPLD，相当于改变了原有的总线拓扑形式，可以有效提高信号完整性，同时提升了PCBlayout的灵活性，减少了因解决信号完整性而带来的成本问题。在一些实施方式中，所述总线中心控制器件，包括：三态桥。由此，通过增加一颗FPGA或CPLD芯片形成总线的三态控制的方式，可以换为三态桥，在实现预期功能的同时通过改变拓扑形式解决了信号完整性问题；通过总线的三态控制，由于改变了拓扑结构，在提高信号完整性的同时，增加了PCBlayout的灵活性，减少了因解决信号完整性而带来的成本问题，节约成本。在一些实施方式中，所述总线中心控制器件对总线的三态控制中的三态，包括：第一电平状态、第二电平状态和高阻态。由此，通过增加FPGA的总线型拓扑，可以解决总线型拓扑的信号质量差的问题，因而取得了提高信号质量、优化PCB走线的效果。在一些实施方式中，所述总线中心控制器对总线的三态控制，包括：所述总线中本文档来自技高网...

【技术保护点】
1.一种总线控制装置，其特征在于，包括：主控芯片、总线中心控制器件和外设芯片；其中，/n所述主控芯片，经所述总线中心控制器件与所述外设芯片相连；所述总线中心控制器件，通过对总线的三态控制，实现所述主控芯片与所述外设芯片之间的单独的端对端通信。/n

【技术特征摘要】
1.一种总线控制装置，其特征在于，包括：主控芯片、总线中心控制器件和外设芯片；其中，
所述主控芯片，经所述总线中心控制器件与所述外设芯片相连；所述总线中心控制器件，通过对总线的三态控制，实现所述主控芯片与所述外设芯片之间的单独的端对端通信。


2.根据权利要求1所述的总线控制装置，其特征在于，所述主控芯片，包括：CPU。


3.根据权利要求1所述的总线控制装置，其特征在于，所述外设芯片，包括：第一FPGA、SRAM、NAND和LAN9252中的至少之一。


4.根据权利要求1所述的总线控制装置，其特征在于，所述总线中心控制器件，包括：第二FPGA或CPLD；所述第二FPGA或所述CPLD，用于控制总线的接通或关断，还将多余的IO口作为所述主控芯片的备用IO口。


5.根据权利要求1所述的总线控制装置，其特征在于，所述总线中心控制器件，包括：三态桥。


6.根据权利要求1至5中任一项所述的总线控制装置，其特征在于，所述总线中心控制器件对总线的三态控制中的三态，包括：第一电平状态、第二电平状态和高阻态。
...

【专利技术属性】
技术研发人员：吕佳，胡飞鹏，黄诚成，余显才，
申请(专利权)人：珠海格力电器股份有限公司，
类型：新型
国别省市：广东;44