商业评估系统及方法及相关成本利益预测方法技术方案

本发明专利技术提供一种商业评估系统及方法及相关成本利益预测方法，用于集成电路设计缩减的商业评估，用以预测可缩减合格率，依据本发明专利技术的一实施例提供一个评估系统来判断一集成电路芯片的一设计缩减的成本利益。该成本利益预测方法包括：依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；利用一可缩减模型计算器，计算一缩减合格率结果；以及依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。通过本发明专利技术，不同设计缩减技术间的成本利益分析将在制造过程的初期时得到，使得关于设计缩减使用的商业决策可尽早地决定。

【技术实现步骤摘要】

本专利技术关于一种集成电路设计缩减的商业评估系统及方法，特别关于一种用以预测集成电路设计缩减的可缩减合格率的。
技术介绍
在一半导体元件制造程序中，集成电路设计者可直接地缩减(shrink)一集成电路芯片(IC chip)的设计尺寸。举例来说，一集成电路芯片在一晶片厂的同一尺寸的一晶片的设计可被由0.18微米(um)缩减至0.16微米。有时候设计缩减可能仅用于部分的制造过程，例如一特定制造过程技术的后端(back-end)。通常由于设计缩减的关系，单一晶片可产生更多的集成电路芯片，芯片速度或耗电也被改善，以及/或可得到其它利益。然而，与设计缩减有关的整体成本降低并不直接地明显由晶粒区域面积造成。特别是，先前设计的制造流程可能具有一较佳的合格率百分比。同时，设计缩减本身也可能导致需要被解决的问题，使得整体成本也因此增加。将一设计缩减变成可生产的设计需要一段时间，此往返时间可为从一季度到数年。此往返时间包含发展晶片委托加工(foundry)技术、芯片验证(silicon proven)学习、以及其类似技术所需的时间。此耗时的程序将使其难以辨别真实利益，特别是当处于不断变化的商业环境时。一般而言，往返时间以及芯片缩减的判断既不可靠也不系统。因此，需要在芯片设计上的一初期评估方法。一个有效的评估近似法将有助于布局品质的指标、硅知识产权(IP)设计、设计缩减、以及产品成本评估的商业决策。
技术实现思路
有鉴于此，本专利技术提供一种，用于集成电路设计缩减的商业评估，用以预测可缩减合格率，依据本专利技术的一实施例提供一个评估系统来判断一集成电路芯片的一设计缩减的成本利益。本专利技术提供一种成本利益预测方法，应用于集成电路芯片设计缩减，该成本利益预测方法包括依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；利用一可缩减模型计算器，计算一缩减合格率结果；以及依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。关于所述的成本利益预测方法，其中，该数据库包括多个缩减表且其中每一所述缩减表包括该集成电路芯片的一不同设计缩减原则的信息。该可缩减模型计算器依据该集成电路芯片的制造信息计算该缩减合格率结果。该原始合格率结果以及该缩减合格率结果指出利用该集成电路芯片的一原始布局，依据每片晶片所产生的良好晶粒数量的一成本节约。该缩减合格率结果大致上接近实际的硅片结果。本专利技术还提供一种商业评估方法，应用于集成电路芯片设计缩减，该商业评估方法包括产生一集成电路芯片的多个原始合格率结果以及多个缩减合格率结果；以及于一设计到硅片流程的一初期阶段，执行所述原始合格率结果以及所述缩减合格率结果的合格率预测分析以进行商业评估。关于所述的商业评估方法，其中，所述原始合格率结果以及所述缩减合格率结果利用一给定原始布局、一依据跨技术缩减原则以及制造过程参数的缩减因子近似、以及一制造商的制造过程信息产生。该缩减因子近似包括一分级方法以及所述原始合格率结果以及所述缩减合格率结果的退化模块以使其更精确。所述的商业评估方法，还包括于一设计到硅片流程的一初期阶段，依据所述原始合格率结果以及所述缩减合格率结果执行一布局品质分析以进行布局品质评估。所述原始合格率结果以及所述缩减合格率结果利用一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一产生。所述的商业评估方法，还包括产生一给定知识产权模块设计、一设计宏/区块、以及该集成电路芯片的一全芯片设计中的其中之一的一估计合格率索引。所述原始合格率结果以及所述缩减合格率结果利用不同技术间的一芯片验证合格率模型产生。本专利技术还提供一种商业评估系统，应用于集成电路芯片设计缩减，该商业评估系统包括一合格率仿真器，其用以依据该集成电路芯片的一给定设计布局，产生一原始合格率结果；一数据库，其包括原始布局信息以及该集成电路芯片的不同缩减原则的信息；一可缩减模型计算器，其用以产生一缩减合格率结果；以及一商业评估模块，其用以依据该原始合格率结果以及该缩减合格率结果，评估一设计缩减的一成本利益。通过本专利技术，不同设计缩减技术间的成本利益分析将在制造过程的初期时得到，使得关于设计缩减使用的商业决策可尽早地决定。附图说明图1为显示一给定设计及其缩减设计所得的一正常制造曲线示意图；图2为显示执行设计缩减合格率分析的一技术迁移演化示意图；图3为显示一可执行(可缩减)合格率预测的一集成电路设计到硅片流程实施例的示意图；图4为显示一依据本专利技术实施例的数据处理系统的一网络示意图；图5为显示一商业评估系统的处理流程，用以促进集成电路设计缩减的商业决定；图6为显示一示范的临界区域分析以及技术缩减因子的分级(binning)的示意图；图7为显示一对评估系统所产生的直接缩减的示范的成本利益评估的示意图。其中，附图标记说明如下100～曲线图；102～Y轴；104～X轴；106～缩减设计；108～原始设计；110～交叉点；200～步骤1；210～步骤2；212～步骤3；218～步骤4；302～集成电路设计数据库；304～第三方厂商知识产权模块；306～芯片应用；308～设计数据；310～集成电路制造；312～集成电路测试；314～可出货的良好的集成电路；400～数据处理系统；402～网络；404～服务器；406～储存单元；408、410、412～客户端；500～评估系统；502～合格率仿真器；504～数据库；506～可缩减退化模型计算器；508～原始设计数据库；510～原始以及缩减合格率结果；600、602～缩减表；604～CD分级(binning)；606～临界区域；608～技术缩减因子；700～图形；702～Y轴；704～X轴；706、708、710～设计缩减；712、714、716～线段。具体实施例方式为使本专利技术的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下。一般而言，降低芯片的成本(cost-down)可通过直接地或部分地将一原始设计(尺寸)缩减成为一缩减设计(尺寸)来实现。请参考图1，其绘示从一给定设计以及其缩减设计的一正常制造曲线(ramping scenario)。曲线图100中Y轴102表示每一时间周期每片晶片所产生的良好晶粒(die)的数量。曲线图100中X轴104表示给定设计所用的时间量。于此例中，一原始设计108在开始时初始地具有一较佳合格率。一旦到达一交叉点110时，缩减设计106将使得一片晶片中可产生比原始设计108更多的良好晶粒。依据这些结果，可以进行成本降低估算以及制订商业决策，以将缩减设计106应用在芯片上。此外，能在制造过程中尽早估算缩减设计以及原始设计，以完成初期成本评估是重要的。请参考图2，其显示一执行设计缩减合格率分析的技术迁移演化的示意图。在技术迁移的演化期间，最主要执行4个步骤。步骤1为合格率分析以及合格率曲线200。于此步骤中，一个储存了芯片的原始设计的原始设计布局数据库被用来仿真晶片的原始合格率结果。此仿真是由一合格率仿真器所进行。合格率仿真器为一种用来依据一芯片的布局方式预测其合格率的工具。合格率仿真器利用芯片的原始设计以及其它制造过程参数当作输入本文档来自技高网...

【技术保护点】
一种成本利益预测方法，应用于集成电路芯片设计缩减，该成本利益预测方法包括：　　　　依据该集成电路芯片的一给定设计布局，计算一原始合格率结果；　　　　将原始布局信息布植到一包括该集成电路芯片的不同缩减原则的信息的数据库；　　　　利用一可缩减模型计算器，计算一缩减合格率结果；以及　　　　依据该原始合格率结果以及该缩减合格率结果，决定一设计缩减的一成本利益。

【技术特征摘要】
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【专利技术属性】
技术研发人员：傅宗民，韩郁琪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]