存储器控制器-自适应性1T/2T定时控制制造技术

本发明专利技术揭示自适应性地为存储器控制器接口控制１Ｔ和２Ｔ定时的电路、方法和设备。本发明专利技术的一个实施例提供第一存储器接口及额外存储器接口，其各具有若干地址和控制线。可单独启用和禁用冗余存储器接口的地址和控制线。如果启用所述额外接口中的线路，则该线路及其在第一接口中对应的线路会驱动降低的负载，并可以较高的１Ｔ数据率运行。如果禁用所述额外接口中的线路，则其在第一接口中的对应的线路会驱动较高的负载并可以较慢的２Ｔ数据率运行。在这两种情况中任一情况下，在确定每一线路是以１Ｔ还是以２Ｔ定时运行时还可考虑所述接口的运行速度。

【技术实现步骤摘要】
【国外来华专利技术】

技术介绍
本专利技术大体而言涉及提高数据接口的数据率，且更具体而言涉及为存储器控制器接口进行自适应性1T/2T定时。迄今为止，计算机系统的数据率已经以惊人的速率增长了若干年。具体而言，处理器速度忠实地遵守或超越了摩尔定律。但存储器接口速度却没有跟上这一步调，并迅速成为计算机系统中的一个瓶颈。存储器接口数据率没有以这一速率增长的一个原因是存储器接口信号必须驱动包括几个集成电路在内的大的芯片外电容负载，而处理器仅驱动芯片上的信号。通常，存储器接口输出单元驱动印刷电路板迹线、一个或多个插口、及一个或多个存储器装置，例如双列直插式存储器(DIMM)。更糟糕的是，这些DIMM的每一者通常包括几个单独的动态随机存取存储器(DRAM)装置。这种结构形成具有许多非匹配终端的分布式电容。当作为存储器接口的一部分的输出电路驱动该负载时，所产生的信号会遭到瞬时扰动、反射、减缓的边缘速率、及其他降格因素的破坏。这种在信号完整性方面的下降在数据率较高时尤其具有破坏性。在数据率较慢时，在跃迁之后，这些信号具有更多的时间使反射和瞬时扰动消散及达到稳定。因此，已开发出一种方法，其中存储器接口的信号可得到减慢。此种修改称为1T/2T定时。简单而言，当存储器接口信号可以其最高数据速度交换而不会因丧失信号完整性而导致丢失数据时，使用1T定时。当因丧失信号完整性而可能丢失以该速率传输的数据时，则使用2T定时。系统BIOS(基本输入输出系统)通常包括一确定存储器接口使用1T定时还是2T定时的设置。因为1T定时的数据率是2T的数据率的两倍，所以需要尽可能多地以1T定时运行。因此，所需的是使存储器接口能够自适应性地尽可能以1T定时而非2T定时运行的电路、方法和设备。
技术实现思路
因此，本专利技术的一些实施例提供自适应性地为存储器控制器接口控制1T和2T定时的电路、方法和设备。本专利技术一个实施例提供第一存储器接口及额外或冗余存储器接口，各具有许多地址和控制线。冗余存储器接口的地址和控制线可单独地启用和禁用。如果启用额外接口中的线路，则该线路及其在第一接口中对应的线路各驱动一降低的电容负载，并可以较高的1T数据率运行。如果禁用额外接口中的线路，则其在第一接口中对应的线路驱动较高负载，并可以较慢的2T数据率运行。在上述两种情况中的任一情况下，还可考虑接口的运行速度。如果运行速度足够慢，即使线路负载高，也仍可使用1T定时，而在高速率时，即使启用额外接口中的线路，也仍可能需要使用2T定时。本专利技术的各种实施例可包含这些特点中的一个或多个及本文所述的其他特点。本专利技术一个实例性实施例提供一种集成电路。该集成电路包括一存储器控制器接口。存储器控制器接口包括耦连至第一存储器的第一多个地址线、耦连至第一存储器的第一多个控制线、耦连至第二存储器的第二多个地址线、及耦连至第二存储器的第二多个控制线，其中第一多个控制线中至少一者还耦连至第二存储器。本专利技术的另一实例性实施例提供一种为由存储器接口提供的存储器接口信号确定1T或2T定时的方法。该方法包括确定由接口信号驱动的若干存储器电路和确定存储器接口的运行频率。如果存储器电路的数量等于或少于第一数量且存储器接口的运行频率小于第一频率，则为存储器接口信号使用1T定时。如果存储器电路数量多于所述第一数量且运行频率小于第二频率，则为存储器接口信号使用1T定时。否则，为存储器接口信号使用2T定时。本专利技术又一实例性实施例提供一种集成电路。该集成电路包括第一存储器接口，其包括第一多个地址线和第一多个控制线；第二存储器接口，其包括第二多个地址线和第二多个控制线；及控制电路，其经配置以单独禁用第一多个地址线和第一多个控制线中的每一者，且经进一步配置以存储由各第一多个地址线及各第一多个控制线驱动的许多存储器装置。参照下文详细说明及附图可获得对本专利技术的性质及优点的更好了解。附图说明图1为得益于包含本专利技术实施例的经改进的计算机系统100的方块图；图2是可通过包含本专利技术实施例而得到改进的存储器接口的方块图；图3是图解说明用于存储器接口的1T和2T定时的定时图；图4是可通过包含本专利技术实施例而得到改进的存储器接口的方块图；图5是根据本专利技术一个实施例的存储器接口的方块图；图6是根据本专利技术一实施例的一种为存储器接口处的信号确定定时的方法的流程图；及图7是一表格，其显示根据本专利技术一实施例的用于存储器接口处的信号的定时选项。具体实施例方式图1为得益于包含本专利技术实施例的经改进的计算系统100的方块图。经改进的计算机系统100包括NVIDIA nForceTM2集成图形处理器(IGP)110、nForce2媒体通信处理器(MCP2)120、存储器112及114、CPU116、可选图形处理器118及帧缓冲器140、监视器122、扫描仪或照像机134、鼠标、键盘及打印机136、硬盘驱动器138、软调制解调器142、以太网网络或LAN146、及音频系统148。已围绕一分布式处理平台设计出此种革命性的系统构架，从而腾出CPU来执行最适于CPU的任务。具体而言，nForce2 IGP110包括图形处理单元(GPU)(未示出)，所述GPU能够执行以前留给CPU116执行的图形计算。或者，nForce2 IGP110可介接至执行这些计算的一可选GPU118。此外，nForce2 MCP2120包括音频处理单元(APU)，所述APU能够执行许多以前由CPU116执行的音频计算。通过该方式，CPU更有效地自由执行其任务。此外，通过包含一套联网及通信技术(例如USB及以太网)，nForce2 MCP2 120能够执行许多以前由CPU116负责的通信任务。在该架构中，nForce2 IGP110通过总线113和115与存储器112和114进行通信。nForce2 IGP 110还通过高级AGP总线117介接至可选图形处理器118。在各种计算机系统中，可选处理器118可拆卸，且监视器122可直接由nForce2 IGP110驱动。在其他计算机系统中，可存在不止一个监视器122，某些或所有监视器122直接耦连至可选图形处理器118或nForce2 IGP 110。nForce2 IGP110通过HyperTransportTM链路121与nForce2 MCP2 120进行通信。可选图形处理器118还可与外部存储器介接，在该实例中未示出这一点。nForce2 MCP2 120包含用于以太网连接146和软调制解调器142的控制器。nForce2 MCP 120还包括用于鼠标、键盘和打印机136的接口、及用于照相机和扫描仪134及硬盘驱动器138的USB端口。该布置使CPU 116、nForce2 IGP 110及nForce2 MCP2 120能够以并行方式同时地独立实施处理。本专利技术的一些实施例可用来增加图1所示系统、及类似或其他电子及计算机系统中的各种接口处的数据率。例如，本专利技术的一些实施例可用来提高图形处理器118与帧缓冲器或图形存储器140(如果包括这些电路)之间的接口处的数据率，或nForce2IGP 110中所包括的图形处理器与存储器112和114之间的接口处的数据率。图2是可通过包含本专利技术实施例来得到改进的存储器接口的方块图。该方块图包括集成电路210及两个存储器电路220本文档来自技高网...

【技术保护点】
一种集成电路，其包括：　　　　存储器控制器接口，其包括：　　　　第一多个地址线，其耦连至第一存储器电路；　　　　第一多个控制线，其耦连至所述第一存储器电路；　　　　第二多个地址线，其耦连至第二存储器电路；及　　　　第二多个控制线，其耦连至所述第二存储器电路，　　　　其中所述第一多个控制线中至少一者也耦连至所述第二存储器电路。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：戴维G里德，
申请(专利权)人：辉达公司，
类型：发明
国别省市：US[美国]