一种处理器及其降频装置和方法制造方法及图纸

本发明专利技术公开了一种处理器及其降频装置和方法。该降频装置包括一多位状态转换机，一多路选择器，一降频系数寄存器，以及一门控时钟电路。该降频装置接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明专利技术的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及ＳＯＣ中进行应用，达到降低处理器平均运行功耗，节省电能的目的。

【技术实现步骤摘要】

本专利技术涉及处理器
，特别是涉及处理器及其低功耗
，更 具体地说，本专利技术涉及，其在处理器中支持动 态降低时钟频率的技术。
技术介绍
在处理器芯片的设计中，功耗已经成为继处理器性能之外的另一个重要的 技术指标，无论是在通用处理器领域还是在嵌入式处理器领域，低功耗的处理 器设计都有着广泛的需求和应用空间。由于处理器功耗跟处理器的时钟频率成正比关系，因此，在处理器运行过 程中根据运行程序的需要，动态地改变处理器的频率已经成为降低处理器功耗 的一个有效手段。在现有技术中，处理器通过接收一个低频率的外部时钟，然后把该时钟通过处理器内部的一个锁相环(Phase Locked Loop， PPL)进行倍频后产生高频 时钟来作为处理器核的内部工作时钟。基于上述特点，现有的处理器的时钟变 频方法一般是通过改变锁相环的倍频系数，从而达到改变处理器内部时钟变频 的效果。但这种方法的缺点在于，由于需要改变锁相环的工作特性，而锁相环本身 是一个模拟电路，在锁相环进行倍频系数改变的时候，锁相环不能输出一个稳 定的时钟，因此在时钟变频时处理器不能正常工作，需要暂停一段时间，从而 影响处理器的工作效率。申请号200410004593.5的中国专利技术专利申请公开了一种片上系统(System on a Chip, SOC)架构下的处理器核动态变频装置和方法，该变频装置包括处 理器核和为处理器核提供时钟信号的主锁相环和辅助锁相环，用于存储变频系 数的变频寄存器与主锁相环连接，时钟切换电路切换主锁相环和辅助锁相环输 出的时钟信号，并将主锁相环和辅助锁相环输出的时钟信号中的一个提供给处理器核。时钟切换电路包括一变频标记输入端，该输入端接收变频标记信号。 采用该专利技术的变频装置和方法可以实现处理器核的动态变频，根据变频寄存器 中不同的变频系数，该变频装置可以为处理器核提供多种频率的时钟总线，并 且实现动态切换，以供系统在不同的负载下使用，达到系统合理利用功耗、节 省电能的目的。但是这种工作方法需要保证处理器内部有两个锁相环可以用，代价比较高。现有技术中，还有一些方法，是通过采用传统的时钟分频电路来实现处理 器的降频模式，其优点是时钟降频不需要通过锁相环，而只需通过简单的数字 电路即可实现。但它的缺点是，只能输出原时钟频率的偶数倍分频的时钟，即降频后时钟频率只能是原时钟频率的1/2， 1/4， 1/6， 1/8等，因此降频的间隔粒度太大， 从而影响了降频的效果。
技术实现思路
本专利技术的目的在于提供，其能够在处理器 运行过程中动态地改变处理器核的运行速度，从而降低处理器的平均运行功 耗。为实现本专利技术目的而提供的一种处理器，包括一降频装置，该降频装置包 括一状态转换机， 一多路选择器， 一降频系数寄存器，以及一时钟门控电路单 元；所述状态转换机的输出端连接到多路选择器的数据输入端； 所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多路选择器的选择输入端；所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。 所述状态转换机可以包括一多位的寄存器以及相应的状态转换逻辑。 所述多位寄存器的每位寄存器分别独立对应一种降频系数。 所述时钟门控电路单元可以包括一个两输入的与门。所述门控时钟电路单元也还可以包括一时钟下降沿采样的锁存器或寄存器。为实现本专利技术目的还提供一种降频装置，所述降频装置包括一状态转换 机， 一多路选择器， 一降频系数寄存器，以及一时钟门控电路单元；所述状态转换机的输出端连接到多路选择器的数据输入端；所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多 路选择器的选择输入端；所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方 面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。所述状态转换机可以包括一多位的寄存器，每位寄存器分别独立对应一种 降频系数。所述门控时钟电路单元可以包括负沿锁存器和两输入的与门。 为实现本专利技术目的还提供一种处理器的动态降频方法，包括下列步骤 步骤A，当系统或用户向处理器发送新的降频指令，处理器接收并执行降频指令时，处理器根据降频指令中指定的降频系数改写降频系数寄存器，降频系数寄存器中的值发生变化；步骤B，处理器接收到降频系数寄存器中保存的新值后，改变多路选择器以及门控时钟单元的逻辑，按照新的降频系数对输出时钟进行改变。所述的处理器的动态降频方法，所述步骤A之前还包括下列步骤 处理器工作在一时钟频率；该时钟频率是原始时钟频率，或者是降频后的时钟频率。所述步骤B之后还包括下列步骤处理器接收到新的降频时钟，以新的时钟频率继续工作。 所述步骤B可以包括下列步骤步骤B1，当降频系数寄存器的值发生改变后，根据状态转换机输出的状 态和降频系数寄存器的值，改变降频装置中多路选择器的输出值，输出到时钟 门控电路单元，时钟门控电路单元根据新的门控信号输出新的时钟频率；步骤B2，多路选择器产生新的输出值，以该输出值为新的门控信号传送 给门控时钟电路单元的门控端，时钟门控电路单元根据新的门控信号输出新的 时钟频率。本专利技术的有益效果是本专利技术的处理器及其降频装置和方法，可以实现处 理器核的动态降频，根据降频处理器中不同的降频系数，该降频装置可以为处 理器核提供多种频率的工作时钟，并且任意两个频率的时钟间可以自由地动态 实时切换，以供系统根据不同的任务负载进行时钟频率调节，达到合理利用处 理器功耗，节省电能的目的。附图说明图1是本专利技术的处理器的降频装置图2是本专利技术的处理器动态降频方法的工作流程图3是本专利技术降频装置中的状态机转换图4是降频系数为6/8时本专利技术降频装置中的门控时钟的波形图； 图5是不同降频系数下的时钟输出波形图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实 施例，对本专利技术的进行进一步详细说明。应当 理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。本专利技术的处理器及其降频装置和方法，通过对处理器的原始生成时钟进行 控制，使得处理器能够以相对于原始时钟较低的时钟频率进行运行。为了实现上述目的，本专利技术提供一种处理器，其包括一降频装置，如图l所示的，该降频装置包括一状态转换机11， 一多路选择器12， 一降频系数寄存器13，以及一时钟门控电路单元，其中状态转换机11包括一多位的寄存器以及相应的状态转换逻辑，状态转换 机11的输出端连接到多路选择器12的数据输入端；较佳地，该状态转换机11包括一9位的寄存器，每位寄存器分别独立对 应一种降频系数。降频系数寄存器13用于保存处理器当前的降频系数，它的输出连接到多 路选择器12的选择输入端。即多路选择器12的数据输入端连接降频装置的状态转换机11的输出端， 而其选择输入端连接降频系数寄存器13的输出端。时钟门控电路单元包括一时钟下降沿采样的锁存器或寄存器，以及一个两 输入的与门，该单元一方面接收原始时钟(降频前时钟)作为它的时钟输入端， 另一方面接收多路选择器12的输出作为它的门控使能端，以对原始时钟进行 控制，而该单元的输出即为降频后的时钟。较佳地，该门控时钟电路单元包括负沿锁存器14和两输入的与门15本文档来自技高网...

【技术保护点】
一种处理器，其特征在于，包括一降频装置，该降频装置包括一状态转换机，一多路选择器，一降频系数寄存器，以及一时钟门控电路单元；所述状态转换机的输出端连接到多路选择器的数据输入端；所述降频系数寄存器用于保存处理器当前的降频系数， 其输出端连接到多路选择器的选择输入端；所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。

【技术特征摘要】

【专利技术属性】
技术研发人员：胡伟武，张戈，
申请(专利权)人：中国科学院计算技术研究所，
类型：发明
国别省市：11[中国|北京]