本发明专利技术公开一种多处理器系统、系统板和高速缓存替换请求处理方法。其中多处理器系统，包括多个系统板，其中每个系统板均具有多个ＣＰＵ和用于处理由所述多个ＣＰＵ发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁。所述多个系统板中的每个系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的ＣＰＵ发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。
【技术实现步骤摘要】
本专利技术涉及一种在多处理器系统中用以控制来自CPU的请求的技术。尤 其涉及用于有效处理高速缓存替换(cache replacement)请求的多处理器系 统、系统板和高速缓存替换请求处理方法。
技术介绍
近年来，随着信息处理设备在各种领域的广泛应用，日益迫切要求多处 理器结构中的芯片组具有高处理功能。图11示出了多处理器系统的示例性结构。图11中所示的多处理器包括四个系统板100a至100d和地址交叉板(address crossbar board) 200。各系 统板100a至100d与地址交叉板200之间通过局部总线300a至300d、全局 总线301、局部信号通路302a至302d，以及全局信号通路303相互连接。系统板100a具有系统控制器110和四个CPU 120a至120d。 CPU 120a 和CPU 120b通过CPU总线130a连接至系统控制器110， CPU 120c和CPU 120d通过CPU总线130c连接至系统控制器110。其它系统板100b至100d 具有与系统板100a相似的结构。CPU 120a至120d分别具有高速缓冲存储器121a至121d和高速缓存标 记122a至122d。该实例假设用4路集联的方法来控制高速缓冲存储器121。系统控制器110具有探测标签(snoop tag) llla至llld、 CPU发出请 求队列112a至U2c、局部仲裁器113、请求处理部114以及请求执行部115。探测标签llla至llld分别对应于高速缓存标记122a至122d。 CPU发 出请求队列112为各CPU总线130保存由CPU 120发出的请求。其中，由 CPU 120a至120b发出的请求保存在CPU发出请求队列112a中，而由CPU 120c至120d发出的请求保存在CPU发出请求队列112c中。局部仲裁器113 将保存在CPU发出请求队列112中的请求输出到局部总线300a。请求处理部114对于从全局总线301发送的请求执行处理。请求处理部 114具有资源管理部116和请求执行激活部117。资源管理部116为处理请 求执行资源等的验证。请求执行激活部117激活请求执行部115和/或更新探 测标签111。地址交叉板200具有全局仲裁器210和可执行性确定电路220。全局仲 裁器210通过全局总线301，将从局部总线300a至300d输入的请求输出到 系统板100a至100d。可执行性确定电路220基于从局部信号通路302a至 302d输入的通知决定是否可以执行请求，并通过全局信号通路303将用于执 行该请求的决定结果和所需信息通知给各系统板100a至100d。图11所示系统的运行将以CPU 120a发出读取请求为例进行描述。于此 假设CPU 120a执行地址1000的读取操作。MESI协议用于缓存一致性。MESI 协议是一种缓存一致性协议，其通过将缓存中各线路分为M (修改状态 Modified)状态、E (排他状态Exclusive)状态、S状态(共享状态Shared) 和I (无效状态Invalid)来控制缓存的每个线。为了确定来自地址1000的数据是否存在于其高速缓冲存储器121中， CPU 120a首先搜索高速缓存标记122a。如果通过该搜索处理确定其高速缓 冲存储器121a中不存在有效数据，则CPU 120a发出读取请求到CPU总线 130a上。由CPU 120a发出的请求通过CPU发出请求队列112a、局部仲裁器113 及局部总线300a输入至全局仲裁器210。输入全局仲裁器210的请求通过全 局总线301通知给所有系统板100a至100d。在系统板100a上，从全局总线301向请求处理部114输入请求。请求 处理部114读取每个探测标签111，而资源管理部116检査是否存在用于处 理请求的资源等。检查结果结果通过局部信号通路302a发送给可执行性确 定电路220。可执行性确定电路220基于来自所有局部信号通路302a至302d的通知 决定是否执行这个请求，并将决定结果和执行这个请求所需的信息通过全局 信号通路303通知给请求执行激活部117。请求执行激活部117基于这个请 求能否执行的决定结果以及执行这个请求所需的信息更新探测标签111和/ 或激活请求执行部115。举例来说，如果资源能够保证且搜索探测标签lll的结果均为无效，则请求执行激活部117在探测标签llla中登记地址1000。登记状态依赖于所 发出的请求。同时，请求执行部115对存储器中地址1000执行读取操作， 并将获得的数据发送给CPU 120a。 CPU 120a更新高速缓存标记122a。或者，如果资源能够保证且搜索探测标签111的结果示出地址1000已 在探测标签lllc中登记为M (被修改)状态，则例如请求执行激活部117 在探测标签llla中登记地址1000。登记状态依赖于发出请求。并且，在探 测标签lllc中地址1000的状态改变为S (共享)或I (无效)。改变之后的 状态依赖于发出请求。同时，请求执行部115发出指令给CPU 120c使其发 送在地址1000的M数据，并将输出数据发送给CPU 120a。 CPU 120a更新 高速缓存标记122a，而CPU 120c更新高速缓存标记122c。图12示出了高速缓存替换请求的处理示例。图12所给示例主要涉及图 11中所示的系统板100a,其主要包括有CPU 120a、 CPU 120b和系统控制器 110，以及主要包括有全局仲裁器210的地址交叉板200。于此假设CPU 120a 发出了高速缓存替换请求。图12中粗线的箭头指示高速缓存替换请求的传输路径。由CPU 120a发 出的高速缓存替换请求与其它请求一起通过CPU总线130a、 CPU发出请求 队列112a、局部仲裁器113、局部总线300a、全局仲裁器210、及全局总线 310传输到各系统板100a至100d上的系统控制器110中的请求处理部114。图13示出驱逐。驱逐是指从系统控制器110侧发送给CPU 120的在给 定缓存中释放内容的指令。下面将参照图13给出的示例介绍驱逐。首先，如阶段0所示，假设高速缓存标记122和探测标签111的某一通 用索引均为空。如果在此状态下CPU120读取地址A，则如阶段l所示，地 址A在高速缓存标记122和探测标签111中均被登记。随着CPU 120进一 步继续读取同一索引的地址B、 C及D，则如阶段2所示得到路满(way-full) 状态。如果在这种路满状态下CPU 120进一步期望读取同一索引的地址E，则 必须要首先删除高速缓存标记122中的任一条数据。于此假设地址A被删除。 如果CPU 120不支持高速缓存替换请求且地址A的状态不为M(被修改的)， 则CPU 120中将出现地址A的无声删除(silent drop)。如阶段3所示，高 速缓存标记122中地址A被删除。所谓无声删除是指在没有向外部通知的情况下删除数据。类似地，由于系统控制器110还响应于CPU 120的对地址E的读取来登 记地址E，所以必须从探测标签lll中删除任一条数据。于此假设地址B被 删除。这时，考虑到出现在高速缓存标记122中的内容必须出现在探测标本文档来自技高网...
【技术保护点】
一种多处理器系统，包括多个系统板，其中每个系统板均具有多个ＣＰＵ和用于处理由所述多个ＣＰＵ发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁；其中所述多个系统板中的每个系统板包括高速缓存 替换请求回环电路，其用于确定由一系统板上的ＣＰＵ发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。
【技术特征摘要】
JP 2006-8-18 2006-2229901.一种多处理器系统，包括多个系统板，其中每个系统板均具有多个CPU和用于处理由所述多个CPU发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁；其中所述多个系统板中的每个系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的CPU发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。2. 如权利要求1所述的多处理器系统，其中所述高速缓存替换请求回环 电路包括回环部队列，其用于保存由同一个系统板上的CPU发出的高速缓 存替换请求。3. 如权利要求2所述的多处理器系统，其中当所述回环部队列的所有条 目均已保存有高速缓存替换请求时，如果由所述系统板上的CPU发出新的 高速缓存替换请求，则所述高速缓存替换请求回环电路用所发出的新的高速 缓存替换请求来重写所述回环部队列中任一条目中保存的高速缓存替换请 求。4. 一种多处理器系统中的系统板，所述多处理器系统包括多个系统板， 其中每个系统板均具有多个CPU和用于处理由所述多个CPU发出的请求的 请求处理部；以及地址交叉板，其用于对来自所述多个系统板的请求进行仲 裁；所述系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的CPU发出的 请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求， 则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该 请求是高速缓存替换请求，则...
【专利技术属性】
技术研发人员：石冢孝治，植木俊和，畑井田诚，山本崇史，细川由佳，大胁威，伊藤大介，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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