用于预测性选择预取操作的范围的数据处理系统和方法技术方案

一种用于预测性选择预取操作的范围的数据处理系统包括：至少第一和第二一致性域，所述至少第一和第二一致性域的每个包含至少一个处理单元；耦合所述第一和第二一致性域的互连结构；以及所述第一一致性域中的高速缓冲存储器。所述高速缓冲存储器包括数据阵列、所述数据阵列的内容的高速缓存目录以及包括预取预测器的高速缓存控制器。所述预取预测器确定对于具有第一目标地址的第一预取操作在所述互连结构上的广播的预测范围，所述确定基于具有不同的第二目标地址的之前的第二预取操作的范围。所述高速缓存控制器以所述预测范围在所述互连结构上发出所述第一预取操作。

【技术实现步骤摘要】

本专利技术 一般涉及数据处理，并且特别涉及具有多个广播通信范围的数 据处理系统中的数据处理。
技术介绍
例如服务器计算机系统的常规对称多处理器(SMP)计算机系统包括 全部耦合到系统互连的多个处理单元，其中，所述系统互连典型包括一个 或更多地址、数据和控制总线。耦合到所述系统互连的是系统存储器，该 系统存储器代表所述多处理器计算机系统中的最低层的易失性存储器，并 且一般是可由所有处理单元进行读和写访问的。为减小对驻留在所述系统 存储器中的指令和数据的访问等待时间，每个处理单元典型进一步由各自 的多层高速緩存层级所支持，其中，所述高速緩存层级的低层可以4皮一个 或更多处理器核心共享。因为多个处理器核心可以请求对同一高速緩存行(cacheline)的数据 的写访问，以及因为被修改的高速緩存行不会立即与系统存储器同步，所 以多处理器计算机系统的高速緩存层级典型实现了高速緩存一致性 (coherency )协议，以确保各个处理器核心对系统存储器的内容的视图 (view)间的至少最低层级的一致性.特别地，高速緩存一致性至少要 求在处理单元访问存储块的副本并且随后访问该存储块的已更新副本之 后，该处理单元不能再次访问该存储块的旧的副本。高速緩存一致性协议典型定义了关联于每个高速緩存层级的高速緩存 行而存储的一組高速緩存状态，以及被用于在高速緩存层级之间传送高速 緩存状态信息的一组一致性消息。在典型实现中，所述高速緩存状态信息 采用已熟知的MESI (修改、独占、共享、无效)协议或其变型的形式， 以及所述一致性消息指示存储器访问请求的请求者和/或接受者的高速緩 存层级中的协议定义的一致性状态转换。常规数据处理系统设计一般已假设维护高速緩存一致性要求遍及所述 数据处理系统对所有操作的全局广播。即，所有操作必须被SMP计算机 系统中的所有高速緩存层级接收。然而，本专利技术认识到，对操作的全局广 播的要求造成对SMP计算机系统的可扩缩性的重大障碍，并且特别是随 着系统的扩缩消耗越来越多的系统互连带宽。
技术实现思路
考虑前述内容，本专利技术提供了 一种改进的高速緩存一致性数据处理系 统、高速緩存系统和在高速緩存一致性数据处理系统中的数据处理方法。在一实施例中，在数据处理系统的互连上发送的操作被允许具有可变 的广播范围。即， 一些操作可以初d送到所迷数据处理系统中的所有或大 部分处理单元(即较大广播范围)，而其它操作可以被发送到更受限的一 组处理单元(即较小广播范围)。预取预测器被维护，其指示对于在所述 数据处理系统的互连上发送的一个或更多之前的预取操作的之前广播范围 的历史。然后，随后的预取操作的广播范围通过参考该预取预测器来预测 性选择。在另外的实施例中， 一种数据处理系统包括至少第一和第二一致性 域，所述至少第一和第二一致性域的每个包含至少一个处理单元；耦合所 述第一和第二一致性域的互连结构；以及所述第一一致性域中的高速緩沖存储器。所述高速緩冲存储器包括数据阵列、所述数据阵列的内容的高速 緩存目录以及包括预取预测器的高速緩存控制器。所述预取预测器确定对 于具有第一目标地址的第一预取操作在所述互连结构上的广播的预测范 围，所述确定基于具有不同的第二目标地址的之前的第二预取操作的范围。 所述高速緩存控制器以所述预测范围在所述互连结构上发出所迷第 一预取 操作，在下面的详细书面描述中，本专利技术的所有目的、特征和优点将变得显 而易见。附图说明被相信为本专利技术新颖特征的特性在权利要求中阐明。然而，通过参考 下面对说明性实施例的详细描述并当结合附图阅读时，本专利技术以及优选的使用模式将被最好地理解，在附图中图l是根据本专利技术的示例性数据处理系统的高层框图；图2是根据本专利技术的处理单元的更详细框图；图3是图2中示出的L2高速緩存阵列和目录的更详细框图；图4是图1的数据处理系统的系统互连上的示例性事务的时空图；图5示出了根据本专利技术的优选实施例的域指示符；图6是根据本专利技术的、高速緩沖存储器在数据处理系统中服务于处理 器核心所接收的操作的示例性方法的高层逻辑流程图；图7A是图2中所示的范围预测逻辑的一实施例的更详细框图；图7B是图7A的预取预测器的更详细框图；图8是根据本专利技术的范围预测的示例性过程的高层逻辑流程图；以及 图9是根据本专利技术的基于历史的范围预测的示例性过程的更详细逻辑 流程图。具体实施方式I.示例性数据处理系统现在参考附图并且特别参考图1，其示出了根据本专利技术的高速緩存一 致对称多处理器(SMP)数据处理系统的示例性实施例的高层框图.如所 示，数据处理系统100包括用于处理数据和指令的多个处理节点102a、 102b。处理节点102a、 102b ,皮耦合到用于传送地址、数据和控制信息的 系统互连IIO。系统互连110可以;故实现为例如总线互连、交换互连或混 合互连。 在所示实施例中，每个处理节点102被实现为包含四个处理单元 104a-104d的多芯片;^莫块(MCM)，其中，所述处理单元的每个优选被实 现为分别的集成电路。每个处理节点102中的所述处理单元104a-104d被 局部互连114耦合以进行通信，其中，所述局部互连114^f象系统互连110 一样可以用一个或更多总线和/或交换机来实现。被耦合到每个局部互连114的设备不仅包括处理单元104，还包括一 个或更多系统存储器108a-108d。驻留在系统存储器108中的数据和指令 一般可以被数据处理系统100的任意处理节点102中的任意处理单元104 中的处理器核心访问和#改。在本专利技术的可选实施例中， 一个或更多系统 存储器108可以被耦合到系统互连110而不是局部互连114。本领域的技术人员将理解，SMP数据处理系统100可以包括许多附加 的未示出的部件，例如互连桥、非易失性存储装置、用于到网络或附属设 备的连接的端口等。因为所述附加部件对于本专利技术的理解不是必要的，所 以其未在图1中被示出或在这里被进一步讨论。然而，应当理解，由本发 明提供的增强可适用于多种体系结构的高速緩存一致数据处理系统，并且 决不限于图1中示出的一般化数据处理系统体系结构。现在参考图2，其示出了根据本专利技术的示例性处理单元104的更详细 框图。在所示实施例中，每个处理单元104包括用于独立地处理指令和数 据的两个处理器核心200a、 200b。每个处理器核心200至少包括指令排序 单元(ISU )208，所述指令排序单元用于预取和要求读取(demand fetching) 指令，以及用于对指令排序以由一个或更多执行单元224执行。执行单元 224优选包括加栽存储单元(LSU) 228,所述加载存储单元用于执行引用 存储块的存储器访问指令，或者导致引用存储块的操作的生成。在优选实 施例中，每个处理器核心200能够同时执行两个或更多硬件执行线程中的 指令。每个处理器核心200优选支持多个并发预取流。每个处理器核心200的操作由多层易失性存储器层级支持，其中，所 述多层易失性存储器层级在其最低层具有共享系统存储器108a-108d，以 及在其高层具有一个或更多层高速緩冲存储器.在所示实施例中，每个处理单元104包括集成存储器控制器(IMC) 206,该集成存储器控制器响 应于接收自处理器核心200a-200b的请求本文档来自技高网...

【技术保护点】
一种用于数据处理系统的高速缓冲存储器，所述数据处理系统包括互连结构以及至少第一和第二一致性域，所述至少第一和第二一致性域的每个包含至少一个处理单元，所述高速缓冲存储器包括：数据阵列；所述数据阵列的内容的高速缓存目录；以及 包括预取预测器的高速缓存控制器，所述预取预测器确定对于具有第一目标地址的第一预取操作在所述互连结构上的广播的预测范围，所述确定基于具有不同的第二目标地址的之前的第二预取操作的范围，其中，所述高速缓存控制器以所述预测范围在所述互连结构上发 出所述第一预取操作。

【技术特征摘要】
US 2006-8-18 11/465,5871.一种用于数据处理系统的高速缓冲存储器，所述数据处理系统包括互连结构以及至少第一和第二一致性域，所述至少第一和第二一致性域的每个包含至少一个处理单元，所述高速缓冲存储器包括数据阵列；所述数据阵列的内容的高速缓存目录；以及包括预取预测器的高速缓存控制器，所述预取预测器确定对于具有第一目标地址的第一预取操作在所述互连结构上的广播的预测范围，所述确定基于具有不同的第二目标地址的之前的第二预取操作的范围，其中，所述高速缓存控制器以所述预测范围在所述互连结构上发出所述第一预取操作。2. 根据权利要求l所述的高速緩冲存储器，其中，所述高速緩存控制 器基于所述数据处理系统中服务于所述第 一预取操作的存储器的位置更新 所述预取预测器。3. 根据权利要求l所述的高速緩冲存储器，其中 所述高速緩存控制器以预取请求接收多个预取流标识符中的一个；以及所述预取预测器对于所述多个预取流标识符的每个维护各自的范围指 示符。4. 根据权利要求3所述的高速緩沖存储器，其中，每个各自的范围预 测器是单一位指示符。5. 根据权利要求l所述的高速緩冲存储器，其中 所述高速緩冲存储器属于所述第一一致性域；以及 所述预取预测器响应于所述之前的第二操作被所述第二一致性域中的存储器所服务而选择包括所述第一和第二一致性域的第一广播范围，以及 响应于所迷第二之前操作被所述第二域之外的存储器所服务而选择包括所 述第 一一致性域并且不包括所述第二一致性域的第二广播范围。6. —种处理单元，包括 根据权利要求1的高速緩沖存储器；以及 耦合到所述高速緩沖存储器的至少 一个处理器核心.7. —种数据处理系统，其包括至少第一和第二一致性域，所述至少第一和第二一致性域的每个包含 至少一个处理单元；耦合所述第一和第二一致性域的互连结构；以及所述第一一致性域中的高速緩冲存储器，所述高速緩沖存储器包括数据阵列；所述数据阵列的内容的高速緩存目录；以及 包括预取预测器的高速緩存控制器，所述预取预测器确定对于具有第 一目标地址的第一预取操作在所述互连结构上的广播的预测范围，所述确定基于具有不同的第二目标地址的之前的笫二预取操作的范围，其中，所 述高速緩存控制器以所述预测范围在所述互连结构上发出所述笫 一预取...

【专利技术属性】
技术研发人员：JA施蒂切利，BL古德曼，WJ斯塔克，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[]