用于主机控制器上的独立和并发数据传送的方法和装置制造方法及图纸

访问检测器检测对连接到串行存储设备的多个串行端口中的一个进行访问的访问类型。该访问意图通过并行通道的任务文件寄存器访问连接到并行存储设备的多个并行通道中的一个。映射电路将串行端口映射到并行通道。状态机基于访问类型和映射的串行端口对来自并行通道中的一个的响应进行仿真。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储接口。具体而言，本专利技术涉及与主机控制器的接□。
技术介绍
诸如软盘驱动器、硬盘驱动器和CD-ROM驱动器的存储设备通 常通过电子集成驱动器(Integrated Drive Electronics， IDE)接口连接到 计算机，其中电子集成驱动器(IDE)接口也称为高级技术附加装置 (Advanced Technology Attachment, ATA)。并行ATA允许多达两个设 备使用主/从通信技术连接到单个端口 。 一个ATA设备被配置为主设 备(master)，而另一个为从设备(slave)。这种配置允许一个设备的控制器告诉另一个设备它何时能够向计算机传送数据，或者从计算机传送 数据。两个设备通过一个带状电缆菊花链式连接(daisy chained)在一 起，其中带状电缆是无端接的多分支总线。这个总线或连接通常被称 为并行通道。此外，个人计算机(PC)可能具有两个并行ATA通道 初级通道和次级通道。并行ATA接口从1989年起已经以基本相同的形式存在了，并已 经成为所生产的最高容量的硬盘驱动设备接口。然而，随着对更高传 送和存储带宽的需求增加，并行ATA正在接近它的性能极限。引入 串行ATA接口以代替并行ATA。串行ATA以点对点的方式，用单独 的电缆连接两个设备中的每一个。串行ATA的优点包括高达150 MB/s的高的数据传输速率(与并行ATA的100 MB/s相比)、低成本、 易于安装和配置、低引脚数，等。然而，由于目前存在大量的并行ATA，所以从并行ATA到串行 ATA的转变可能是个问题。为了避免转变成本并提供一个容易的迁移 途径，已经对用于并行ATA的软件驱动器进行了修改以适应串行ATA，并且已经设计了新的串行ATA接口以兼容并行ATA设备。例 如，硬件仿真器是一种硬件电路，其对并行ATA驱动器是操作透明 的，以使得并行ATA驱动器能够像控制并行ATA设备那样控制串行 ATA设备。当和并行ATA驱动器一起使用串行ATA设备时，需要独 立且并发的数据传送。附图说明本专利技术的特征和优点将从下面本专利技术的详细描述中变得显而易 见，其中图1是说明其中实施了本专利技术的一个实施例的系统的图2是说明图1中所示的使用硬件仿真器的ATA控制器的图3是说明图2中所示的ATA控制器中的仿真器的图4是说明根据本专利技术的一个实施例，基于访问类型来对来自并行通道的响应进行仿真的过程的流程图5是说明根据本专利技术的一个实施例，当访问类型是第一访问类型时，对一个响应进行仿真的过程的流程图；以及图6是说明针对DEV位设置的软件编程次序的实施例的流程图。具体实施例方式在下面的说明中，出于解释的目的，阐明了大量细节以提供本发 明的全面理解。然而，对本领域技术人员来说显而易见的是，这些具 体细节不是实现本专利技术所必需的。在其它实例中，为了不使本专利技术模 糊， 一些众所周知的电结构和电路以方框图的形式示出。图1是说明其中实施了本专利技术的一个实施例的计算机系统100的 图。计算机系统100包括处理器110、互连设备120、存储器控制集 线器(MCH)130、基本输入/输出系统存储器135、系统存储器140、 输入/输出控制集线器(ICH)150、串行ATA设备176和178、大容量 存储设备170以及输入/输出设备1801至180K。处理器IIO代表任何类型体系结构的中央处理单元，如嵌入式处 理器、微控制器、数字信号处理器、超标量计算机、向量处理器、单指令多数据流(SIMD)计算机、复杂指令集计算机(CISC)、精简指令集 计算机(RISC)、超长指令字(VLIW)，或混合体系结构。在一个实施 例中，处理器110兼容英特尔体系结构(Intel Architecture, IA)处理器, 如IA-32和IA-64。处理器110通常包含许多控制寄存器，以支持存 储器管理任务，如虚拟存储器和高速缓冲存储器。这些任务可以包括 分页和分段。具有处理器110的芯片可以只具有一个处理器内核，或 者具有多于一个处理器内核。互连设备120提供接口信号，以允许处 理器110和其它处理器或设备(如MCH 130)进行通信。互连设备120 可以支持单处理器或多处理器配置。互连设备120可以是并行的、顺 序的、流水线的、异步的、同步的，或其任何组合。互连设备120可 以是点对点的，或者可以连接到多于两个芯片。MCH 130提供对存储器和输入/输出设备(如系统存储器140和 ICH 150)的控制和配置。MCH 130可以被集成到芯片集中，该芯片集 集成了多种功能，如孤立的执行模式、主机至外围设备的总线接口、 存储器控制。为了清楚起见，没有示出所有的外围设备总线。可以预 见，系统100还可以包括如下外围设备总线，如，外设部件互连(PCI)、 加速图形端口(AGP)、工业标准体系结构(ISA)总线，以及通用串行总 线(USB)等。在一个实施例中，MCH130可以和处理器110在同一个 芯片中。在一些实施例中，同一个MCH 130可以为具有多个处理器 的芯片中的所有内核或处理器工作。在其它实施例中，MCH 130可 以包括不同的部分，它们可以单独地为具有多个处理器的芯片中的不 同内核或处理器工作。BIOS存储器135存储引导码和数据。BIOS存储器135通常用非 易失性存储器实现，如只读存储器(ROM)、闪速存储器，和其它类似 的存储器。BIOS存储器135还可以存储在MCH 130内。BIOS存储 器135可以包含并行ATA驱动器138，以通过ICH 150控制串行ATA 设备176和178。系统存储器140存储系统码和数据。系统存储器140通常用动态 随机存取存储器(DRAM)或静态随机存取存储器(SRAM)实现。可以 使用其它类型的存储器，包括那些不需要刷新的存储器。系统存储器可以包括实现本专利技术一个实施例的程序代码或代码段。系统存储器还可以包括并行ATA驱动器145。并行ATA驱动器145可以是操作系 统(OS)或应用程序的一部分。并行ATA驱动器145通过ICH 150访 问串行ATA设备176和178。 BIOS存储器135中的并行ATA驱动器 138和存储器140中的并行ATA驱动器145可以并存或不并存。ICH 150具有多个功能，其被设计来支持I/0功能。ICH 150还 可以和MCH 130—起或单独地集成到芯片集中，以执行I/0功能。 ICH150可以包括许多接口和I/O功能，如PCI总线接口、处理器接 口、中断控制器、直接存储器存取(DMA)控制器、电源管理逻辑、定 时器、通用串行总线(USB展口 、大容量存储装置接口 、低引脚数(LPC) 接口等。特别是，ICH150包括ATA控制器155，用来控制串行ATA 设备176和178。 ATA控制器155具有与并行ATA设备驱动器后向 兼容的硬件仿真器。ATA控制器155为用户提供迁移路径，以利用串 行ATA接口，同时使用现有的并行ATA驱动器。串行ATA设备176和178是大容量存储设备或硬盘，用来存储 档案信息，如代码、程序、文件、数据、应用程序、操作系统等。串 行ATA设备176和178通过串行ATA接口信号179连接到硬盘驱动 器控制器155。串行ATA接口、协议和标本文档来自技高网...

【技术保护点】
一种装置，包括：与第一硬盘驱动器进行接口的第一主机控制器，其中为了第一数据传送操作，在对所述第一主机控制器上的其他寄存器写入之前，对所述第一主机控制器上的设备／磁头寄存器中的设备位进行写入；以及其中基于写入到所述第一主机控制 器上的设备／磁头寄存器中的数据，将传送数据写入所述第一主机控制器上的另一寄存器。

【技术特征摘要】
【国外来华专利技术】US 2005-3-31 11/096,6191、一种装置，包括与第一硬盘驱动器进行接口的第一主机控制器，其中为了第一数据传送操作，在对所述第一主机控制器上的其他寄存器写入之前，对所述第一主机控制器上的设备/磁头寄存器中的设备位进行写入；以及其中基于写入到所述第一主机控制器上的设备/磁头寄存器中的数据，将传送数据写入所述第一主机控制器上的另一寄存器。2、 如权利要求1所述的装置，进一步包括-与第二硬盘驱动器进行接口的第二主机控制器，其中为了第二数 据传送操作，在对所述第二主机控制器上的其他寄存器写入之前，对 所述第二主机控制器上的设备/磁头寄存器中的设备位进行写入；以 及其中基于写入到所述第二主机控制器上的设备/磁头寄存器中的 数据，将传送数据写入所述第二主机控制器上的另一寄存器。3、 如权利要求2所述的装置，其中所述第一和第二硬盘驱动器是串行高级技术附加装置。4、 如权利要求2所述的装置，其中所述第一和第二数据传送操 作包括并发且独立地在所述第一主机控制器和所述第一硬盘驱动器 之间，以及在所述第二主机控制器和所述第二硬盘驱动器之间传送数 据。5、 如权利要求2所述的装置，其中所述第一和第二硬盘驱动器 中的一个被映射为主驱动器。6、 一种装置，包括多个并行通道；连接到串行存储设备的多个串行端口 ，其中所述并行通道被映射到串行端口；第一串行端口上的设备/磁头寄存器，其中为了第一数据传送操 作，在写入所述第一串行端口上的其它寄存器之前，写入所述设备/磁头寄存器；以及其中基于写入到所述第一串行端口的设备/磁头寄存器中的数 据，访问所述第一串行端口上的另一寄存器。7、 如权利要求6所述的装置，其中访问所述第一串行端口上的 另一寄存器包括向所述第一串行端口上的另一寄存器写入数据。8、 如权利要求6所述的装置，其中访问所述第一串行端口上的 另 一寄存器包括从所述第一 串行端口上的另 一寄存器读取数据。9、 如权利要求6所述的装置，进一步包括 第二串行端口上的设备/磁头寄存器，其中为了第数据传送操作，在写入所述第二串行端口上的其它寄存器之前，写入所述设备/ 磁头寄存器；以及其中基于写入到所述第二串行端口的设备/磁头寄存器中的数 据，访问所述第二串行端口上的另一寄存器。10、 如权利要求9所述的装置，其中访问所述第二串行端口上的 另一寄存器包括向所述第二串行端口上的另一寄存器写入数据。11、 如权利要求9所述的装置，其中访问所述第二串行端口上的 另一寄存器包括从所...

【专利技术属性】
技术研发人员：E黄，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]