一种高电子迁移率晶体管制造技术

本发明专利技术公开了一种高电子迁移率晶体管，包括：衬底层；缓冲层，位于衬底层上；势垒层，位于缓冲层上；沟道层，位于势垒层上；源极、栅极、漏极，均位于沟道层上；第一钝化层，位于沟道层上；第二钝化层，位于所述沟道层上。本发明专利技术的高电子迁移率晶体管具有N面异质结，由于采用了具有N面的势垒层和具有N面的沟道层，势垒层在2DEG下方，因此可以形成天然的背势垒，将2DEG限制在界面处，同时由于源极与漏极直接与禁带宽度较小的沟道层接触，能够形成电阻较低且质量较高的欧姆接触。此外，本发明专利技术的高电子迁移率晶体管的2DEG更靠近栅极，更容易被栅极控制，器件栅控能力更强。

【技术实现步骤摘要】
一种高电子迁移率晶体管
本专利技术属于半导体
，具体涉及一种高电子迁移率晶体管。
技术介绍
以Si、GaAs等传统半导体材料为基础的器件由于受到材料本身属性的限制，在功率和耐击穿电压等器件指标上很难再有进一步的提高。近年来以Ⅲ族氮化物为代表的新一代宽禁带半导体材料发展迅猛，具有宽带隙、高饱和电子漂移速度、高临界击穿场强、高热导率和化学性质稳定的优点，在毫米波、亚毫米波大功率电子器件领域极具发展潜力。GaN材料作为宽禁带半导体材料的典型代表，非常适合制备高温、抗辐射、高工作频率和大功率器件，在航空航天、雷达、通信等领域得到了广泛应用，目前基于GaN的HEMT器件的研究是目前国际上的热点之一。通常，GaN的HEMT(HighElectronMobilityTransistor，高电子迁移率晶体管)器件中的异质结结构为Ga面AlGaN/GaN结构，由于极化效应，AlGaN/GaN界面处会形成面密度极高且具有较高迁移率的二维电子气(2DEG)。尽管Ga面AlGaN/GaNHEMT器件具有诸多优势，但其仍存在如下缺点：要实现源极及漏极与2DEG连接，需要通过阻值较大且禁带宽度较宽的AlGaN势垒层，欧姆接触形成难度大，质量较差。
技术实现思路
为了解决现有技术中存在的上述问题，本专利技术提供了一种高电子迁移率晶体管。本专利技术要解决的技术问题通过以下技术方案实现：一种高电子迁移率晶体管，包括：衬底层；缓冲层，所述缓冲层位于所述衬底层上；势垒层，所述势垒层位于所述缓冲层上，所述势垒层具有N面；沟道层，所述沟道层位于所述势垒层上，所述沟道层具有N面；源极、栅极、漏极，所述源极、所述漏极、所述栅极均位于所述沟道层上，且所述栅极位于所述源极和所述漏极之间，所述源极、所述漏极与所述沟道层之间为欧姆接触，所述栅极与所述沟道层之间为肖特基接触；第一钝化层，所述第一钝化层位于所述沟道层上，且所述第一钝化层还位于所述源极和所述栅极之间；第二钝化层，所述第二钝化层位于所述沟道层上，且所述第二钝化层还位于所述漏极和所述栅极之间。在本专利技术的一个实施例中，所述衬底层的材料为蓝宝石、SiC、Si和GaN中的任意一种。在本专利技术的一个实施例中，所述缓冲层的材料为GaN、AlN、AlGaN和InGaN中的至少一种。在本专利技术的一个实施例中，所述势垒层的材料为N面ScAlN，所述沟道层为N面GaN。在本专利技术的一个实施例中，所述势垒层的晶向为N面所述沟道层的晶向为N面在本专利技术的一个实施例中，所述势垒层中的Sc组分范围为0-55％。在本专利技术的一个实施例中，所述源极和所述漏极的材料均为Ti/Al/Ni/Au或者Ti/Al/Pt/Au。在本专利技术的一个实施例中，所述栅极的材料为Ni/Au、Pt/Au、Pd/Au中的任意一种。在本专利技术的一个实施例中，所述第一钝化层和所述第二钝化层的材料为SiN、Al2O3、AlN中的任意一种。在本专利技术的一个实施例中，所述高电子迁移率晶体管还包括插入层，所述插入层位于所述势垒层与沟道层之间。本专利技术的有益效果：本专利技术的高电子迁移率晶体管具有N面异质结，由于采用了具有N面的势垒层和具有N面的沟道层，势垒层在2DEG下方，因此可以形成天然的背势垒，将2DEG限制在界面处，同时由于源极与漏极直接与禁带宽度较小的沟道层接触，能够形成电阻较低且质量较高的欧姆接触。此外，本专利技术的高电子迁移率晶体管的2DEG更靠近栅极，更容易被栅极控制，器件栅控能力更强。以下将结合附图及实施例对本专利技术做进一步详细说明。附图说明图1是本专利技术实施例提供的一种高电子迁移率晶体管的结构示意图；图2是本专利技术实施例提供的另一种高电子迁移率晶体管的结构示意图。附图标记说明：衬底层-10；缓冲层-20；势垒层-30；沟道层-40；源极-50；栅极-60；漏极-70；第一钝化层-80；第二钝化层-90；插入层-100。具体实施方式下面结合具体实施例对本专利技术做进一步详细的描述，但本专利技术的实施方式不限于此。实施例一请参见图1，图1是本专利技术实施例提供的一种高电子迁移率晶体管的结构示意图。本实施例提供一种高电子迁移率晶体管，该高电子迁移率晶体管包括衬底层10、缓冲层20、势垒层30、沟道层40、源极50、栅极60、漏极70、第一钝化层80、第二钝化层90，其中，缓冲层20位于衬底层10上，势垒层30位于缓冲层20上，且势垒层30具有N面，沟道层40位于势垒层30上，沟道层40具有N面，源极50、栅极60、漏极70均位于沟道层40上，且栅极60位于源极50和漏极70之间，源极50、漏极70与沟道层40之间为欧姆接触，栅极与沟道层之间为肖特基接触，第一钝化层80位于沟道层40上，且第一钝化层80还位于源极50和栅极60之间，第二钝化层90位于沟道层40上，且第二钝化层80还位于栅极60和漏极70之间。本实施例的高电子迁移率晶体管具有N面异质结，由于采用了具有N面的势垒层和具有N面的沟道层，势垒层在2DEG下方，因此可以形成天然的背势垒，将2DEG限制在界面处，同时由于源极与漏极直接与禁带宽度较小的沟道层接触，能够形成电阻较低且质量较高的欧姆接触。此外，本实施例的高电子迁移率晶体管的2DEG更靠近栅极，更容易被栅极控制，器件栅控能力更强。进一步地，衬底层10的材料可以为蓝宝石、SiC、Si和GaN中的任意一种。进一步地，缓冲层20的材料可以为GaN、AlN、AlGaN和InGaN中的任意一种，也可以为GaN、AlN、AlGaN和InGaN中的几种。进一步地，势垒层30的材料为N面ScAlN，沟道层40为N面GaN。目前，对于现有技术中的HEMT器件，因为2DEG的波函数容易受到外加电场的影响，向衬底方向移动，导致2DEG受到散射作用增强，迁移率下降，器件性能恶化，另外，若需要增加2DEG的密度，一般会增大势垒层厚度，但通过增大势垒层厚度的方法所提升的2DEG密度较为有限，再另外，因为AlGaN与GaN晶格常数不匹配，导致HEMT器件材料中的缺陷较多，为器件带来性能衰减和可靠性的问题。本实施例提供了一种具有N面GaN/ScAlN异质结的高电子迁移率晶体管，由此可以克服Ga面AlGaN/GaNHEMT器件的上述问题，首先，由于本实施例采用ScAlN作为势垒层30的材料，因为ScAlN不但具有更高的极化常数，且可以与GaN晶格有较好的匹配，因此能够在有效降低材料缺陷的同时极大提升2DEG密度，其次，由于采用了N面GaN/ScAlN异质结，势垒层30在2DEG下方，由此可以形成天然的背势垒，从而将2DEG限制在界面处，同时由于源极50与漏极70直接与禁带宽度较小的材料为GaN的沟道层接触，能够较好形成电阻较低且质量较高的欧姆接触。此外，本实施例的高电子迁移率晶体管的2DEG更靠近栅极60，更容易被栅极60控制，器件栅控能力更强。另外，本文档来自技高网...

【技术保护点】
1.一种高电子迁移率晶体管，其特征在于，包括：/n衬底层；/n缓冲层，所述缓冲层位于所述衬底层上；/n势垒层，所述势垒层位于所述缓冲层上，所述势垒层具有N面；/n沟道层，所述沟道层位于所述势垒层上，所述沟道层具有N面；/n源极、栅极、漏极，所述源极、所述漏极、所述栅极均位于所述沟道层上，且所述栅极位于所述源极和所述漏极之间，所述源极、所述漏极与所述沟道层之间为欧姆接触，所述栅极与所述沟道层之间为肖特基接触；/n第一钝化层，所述第一钝化层位于所述沟道层上，且所述第一钝化层还位于所述源极和所述栅极之间；/n第二钝化层，所述第二钝化层位于所述沟道层上，且所述第二钝化层还位于所述漏极和所述栅极之间。/n

【技术特征摘要】
1.一种高电子迁移率晶体管，其特征在于，包括：
衬底层；
缓冲层，所述缓冲层位于所述衬底层上；
势垒层，所述势垒层位于所述缓冲层上，所述势垒层具有N面；
沟道层，所述沟道层位于所述势垒层上，所述沟道层具有N面；
源极、栅极、漏极，所述源极、所述漏极、所述栅极均位于所述沟道层上，且所述栅极位于所述源极和所述漏极之间，所述源极、所述漏极与所述沟道层之间为欧姆接触，所述栅极与所述沟道层之间为肖特基接触；
第一钝化层，所述第一钝化层位于所述沟道层上，且所述第一钝化层还位于所述源极和所述栅极之间；
第二钝化层，所述第二钝化层位于所述沟道层上，且所述第二钝化层还位于所述漏极和所述栅极之间。


2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述衬底层的材料为蓝宝石、SiC、Si和GaN中的任意一种。


3.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述缓冲层的材料为GaN、AlN、AlGaN和InGaN中的至少一种。


4.根...

【专利技术属性】
技术研发人员：王中旭，
申请(专利权)人：陕西君普新航科技有限公司，
类型：发明
国别省市：陕西;61