通信系统以及运作方法技术方案

本公开涉及通信系统以及运作方法。一种通信系统包含一物理层电路、一链路层电路、一传输层电路以及一内存电路。物理层电路耦接一第一储存电路。链路层电路耦接物理层电路。传输层电路耦接一第二储存电路。内存电路耦接于链路层电路与传输层电路之间。内存电路包含一内存。内存用以受控以选择性地将第二储存电路的数据传输给第一储存电路或将第一储存电路的数据给第二储存电路。

【技术实现步骤摘要】
通信系统以及运作方法
本申请中所述实施例内容是有关于一种通信架构，特别关于一种通信系统以及运作方法。
技术介绍
借由通信技术，两装置之间可进行信号传输。然而，在一些相关技术中，通信系统采用多个内存进行传输程序以及接收程序。据此，电路面积以及成本会较高。
技术实现思路
本申请之一些实施方式是关于一种适用于串行高技术组态总线的通信系统。通信系统包含一物理层电路、一链路层电路、一传输层电路以及一内存电路。物理层电路用以耦接一第一储存电路。链路层电路耦接物理层电路。传输层电路用以耦接一第二储存电路。内存电路耦接于链路层电路与传输层电路之间。内存电路包含一内存。内存用以受控以选择性地将第二储存电路的数据传输给第一储存电路或将第一储存电路的数据传输给第二储存电路。本申请之一些实施方式是关于一种通信系统的运作方法。通信系统适用于串行高技术组态总线。运作方法包含：借由一内存存取电路产生一选择信号，其中选择信号具有一第一状态或一第二状态；当选择信号具有第二状态时，借由一内存电路的一内存将一第一储存电路的数据传输给一第二储存电路；以及当选择信号具有第一状态时，借由内存将第二储存电路的数据传输给第一储存电路。综上所述，本申请的通信系统可利用单个内存实现传输程序以及接收程序，以减少电路面积以及降低成本。附图说明为让本申请之上述和其他目的、特征、优点与实施例能够更明显易懂，所附图式之说明如下：图1是依照本申请一些实施例所示出之一通信系统的示意图；图2是依照本申请一些实施例所示出之图1的链路层电路、内存电路、传输层电路以及内存存取电路的示意图；以及图3是依照本申请一些实施例所示出之一通信系统的运作方法的流程图。具体实施方式在本文中所使用的用词『耦接』亦可指『电性耦接』，且用词『连接』亦可指『电性连接』。『耦接』及『连接』亦可指两个或多个组件相互配合或相互互动。参考图1。图1是依照本申请一些实施例所示出之通信系统100的示意图。在一些实施例中，通信系统100是应用于串行高技术组态(SerialAdvancedTechnologyAttachment，SATA)总线技术，但本申请不以此为限。以图1标例而言，通信系统100包含物理层电路110、链路层电路120、内存电路130、传输层电路140、内存存取电路150、总线接口160以及缓存器170。物理层电路110用以耦接储存电路SC1。在一些实施例中，储存电路SC1为硬盘，但本申请不以此为限。链路层电路120通过两物理层接口PHY_IF耦接物理层电路110。内存电路130耦接于链路层电路120与传输层电路140之间。传输层电路140耦接内存存取电路150。在一些实施例中，内存存取电路150是以直接内存访问(DirectMemoryAccess，DMA)控制器电路实现，但本申请不以此为限。内存存取电路150耦接内存电路130。内存存取电路150通过内存存取接口DMA_IF耦接总线接口160。总线接口160通过缓存器接口REG_IF耦接缓存器170。总线接口160用以耦接储存电路SC2。在一些实施例中，储存电路SC2为动态随机存取内存(DynamicRandomAccessMemory，DRAM)或闪存，但本申请不以此些为限。在一些实施例中，链路层电路120、内存电路130、传输层电路140、内存存取电路150、总线接口160以及缓存器170运作于媒体访问控制(MediaAccessControl，MAC)架构下。当通信系统100运作于传输模式时，链路层电路120依据传输频率信号TX_CLK运作。当通信系统100运作于接收模式时，链路层电路120依据接收频率信号RX_CLK运作。传输层电路140、内存存取电路150、总线接口160以及缓存器170依据应用频率信号APP_CLK运作。同时参考图1以及图2，图2是依照本申请一些实施例所示出之图1的链路层电路120、内存电路130、传输层电路140以及内存存取电路150的示意图。内存电路130包含内存132以及多任务器MUX1-MUX6。在一些实施例中，内存132是以静态随机存取内存(StaticRandomAccessMemory，SRAM)实现，但本申请不以此为限。内存存取电路150用以基于通信系统100的运作模式产生选择信号SEL。在一些实施例中，选择信号SEL具有两状态(例如：逻辑值0以及逻辑值1)。逻辑值0对应于传输模式且逻辑值1对应于接收模式。在一些实施例中，选择信号SEL可默认为逻辑值0。当通信系统100运作于传输模式时，选择信号SEL具有逻辑值0。多任务器MUX1-MUX6依据具有逻辑值0的选择信号SEL控制内存132将储存电路SC2的数据传输给储存电路SC1。当通信系统100运作于接收模式时，选择信号SEL具有逻辑值1。多任务器MUX1-MUX6依据具有逻辑值1的选择信号SEL控制内存132将储存电路SC1的数据传输给储存电路SC2。多任务器MUX1-MUX6的各者包含输入端D0、输入端D1、输出端O以及选择端S。内存132包含读取频率端口CK1、写入频率端口CK2、输入地址端口AD1、输出地址端口AD2、使能端口WE、数据端口D以及输出端口Q。在一些实施例中，多任务器MUX1以及MUX2是以无突波频率多任务器(glitchfreeclockmultiplexer)实现，但本申请不以此为限。无突波频率多任务器用以避免写入频率端口CK1以及读取频率端口CK2所接收的频率信号在切换过程中发生突波。多任务器MUX1的输入端D0用以接收应用频率信号APP_CLK。多任务器MUX1的输入端D1用以接收接收频率信号RX_CLK。多任务器MUX1的输出端O耦接内存132的读取频率端口CK1。多任务器MUX1的选择端S用以接收选择信号SEL。多任务器MUX2的输入端D0用以接收传输频率信号TX_CLK。多任务器MUX2的输入端D1用以接收应用频率信号APP_CLK。多任务器MUX2的输出端O耦接内存132的写入频率端口CK2。多任务器MUX2的选择端S用以接收选择信号SEL。多任务器MUX3的输入端D0用以接收传输输入地址TXI_AD。多任务器MUX3的输入端D1用以接收接收输入地址RXI_AD。多任务器MUX3的输出端O耦接内存132的输入地址端口AD1。多任务器MUX3的选择端S用以接收选择信号SEL。多任务器MUX4的输入端D0用以接收传输输出地址TXO_AD。多任务器MUX4的输入端D1用以接收接收输出地址RXO_AD。多任务器MUX4的输出端O耦接内存132的输出地址端口AD2。多任务器MUX4的选择端S用以接收选择信号SEL。多任务器MUX5的输入端D0用以接收传输使能信号TX_EN。多任务器MUX5的输入端D1用以接收接收使能信号RX_EN。多任务器MUX5的输出端O耦接内存132的使能端口WE。多任务器MUX5的选择端S用以接收选择信号SEL。多任务器本文档来自技高网...

【技术保护点】
1.一种适用于串行高技术组态总线的通信系统，包含：/n一物理层电路，用以耦接一第一储存电路；/n一链路层电路，耦接该物理层电路；/n一传输层电路，用以耦接一第二储存电路；以及/n一内存电路，耦接于该链路层电路与该传输层电路之间，该内存电路包含一内存，该内存用以受控以选择性地将该第二储存电路的数据传输给该第一储存电路或将该第一储存电路的数据传输给该第二储存电路。/n

【技术特征摘要】
1.一种适用于串行高技术组态总线的通信系统，包含：
一物理层电路，用以耦接一第一储存电路；
一链路层电路，耦接该物理层电路；
一传输层电路，用以耦接一第二储存电路；以及
一内存电路，耦接于该链路层电路与该传输层电路之间，该内存电路包含一内存，该内存用以受控以选择性地将该第二储存电路的数据传输给该第一储存电路或将该第一储存电路的数据传输给该第二储存电路。


2.根据权利要求1所述的通信系统，还包含：
一内存存取电路，用以产生一选择信号，其中当该通信系统运作于一传输模式时，该选择信号具有一第一状态且该内存将该第二储存电路的数据传输给该第一储存电路，其中当该通信系统运作于一接收模式时，该选择信号具有一第二状态且该内存将该第一储存电路的数据传输给该第二储存电路。


3.根据权利要求2所述的通信系统，其中当该通信系统运作于该传输模式时，该链路层电路依据一传输频率信号运作且该传输层电路依据一应用频率信号运作，其中当该通信系统运作于该接收模式时，该链路层电路依据一接收频率信号运作且该传输层电路依据该应用频率信号运作。


4.根据权利要求3所述的通信系统，其中该内存包含一读取频率端口，该内存电路还包含：
一多任务器，用以依据该选择信号输出该应用频率信号或该接收频率信号至该读取频率端口。


5.根据权利要求3所述的通信系统，其中该内存包含一写入频率...

【专利技术属性】
技术研发人员：徐辅擎，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71