实时时钟芯片接口电路的控制方法及实时时钟控制电路技术

本发明专利技术公开了一种实时时钟芯片接口电路的控制方法及实时时钟电路、和用于控制实时时钟芯片的可编程逻辑电路，其中，实时时钟芯片接口电路的控制方法包括以下步骤：步骤Ｓ１０２，ＣＰＵ系统向可编程逻辑器件发起读操作／写操作请求；以及步骤Ｓ１０４，可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。因而，通过本发明专利技术，利用硬件实现方式，大大减轻了ＣＰＵ的压力，将大量时间节省出来，提高了处理的实时性，同时还避免了读写冲突。

【技术实现步骤摘要】

本专利技术涉及电子
，更具体地，涉及一种实时时钟芯片 接口电路的控制方法及实时时钟控制电^各、和用于控制实时时钟芯 片的可编禾呈逻辑电^各。
技术介绍
在电子应用设计领域，很多场合下都需要实时时钟的设计，作 为对告警或性能统计的时基记录或基准时间，其性能的好坏直接影响到整个系统的优劣。实时时钟往往需要满足下面的条件 第一，在网计时准确；第二，在断电一段时间之内仍能够保持较准确的计时；第三，在网运行中，频繁读取时间的操作对系统不会造成太重 的负荷。本领域技术中通常的做法是利用CPU的I2C接口 (或SPI接口 等)连接专用实时时钟芯片，并为实时时钟芯片提供一个主备电源 的供电切换控制电路。如果实时时钟芯片没有集成存储空间的话， 可能还需要才是供一个EEPROM芯片力口以4诸存。才喿作方面，首先在一个标准时间基础上冲交时，即可在需要读数时通过此4妄口读取实时 时钟芯片的时间信息。在民用场合下，以应用4交多的手才几为例，实时时4中只需要满足 前两个条件即可，对于4及短时间频繁读取时间几乎没有要求。而在 工业设备中，对于第三点要求也比较严格，因为有可能出现突发事 件导致多个告警同时上报的情况，例如在一秒钟之内就要上报一百 个以上的告警。而I2C时4中频率通常在100kHz以下，速度4交十曼， 以100kHz为例，完成一个字节的读凄t所用时间将是0.3ms左右。 也就是i兌，CPU每完成读一个字节的操作，都将占据0.3ms左右时 间。而读出一个完整的时间序列，至少将包含年月日时分秒共6个 字节，那么将占据1.8ms左右的时间。所以如果频繁读取时间，而 CPU又有其他一些重要任务执行的话，CPU将不堪重负；如果存在 一些实时性要求很强的任务的话，后果将是灾难性的。另外一个问 题是CPU读数的时间是纳秒级别的，访问速度非常快，很有可能 在I2C总线传送lt据还未完成的时)殳里发生CPU读数的情况，这时 很有可能读取到错误的时间。第200420041374.X号专利中描述了 一种实时时钟控制电路， <旦 是它具有在做频繁读取时间的操作时，CPU负担过重，并有时间不 准的隐患。因此，为了克月良现有才支术中实时时钟在频繁读取时造成CPU负 担过重以及出错的问题，需要提供一种集成度高、功能强的实时时 钟芯片接口电路的控制方法。
技术实现思路
为了解决现有技术的问题，本专利技术提供了 一种实时时钟芯片接 口电路的控制方法及实时时钟控制电路、和用于控制实时时钟芯片 的可编程逻辑电^各。根据本专利技术的一个方面，提供了 一种实时时钟芯片接口电路的控制方法，其包括以下步骤步骤S102， CPU系统向可编考呈逻辑器 件发起读操作/写操作请求；以及步骤S104,可编程逻辑器件根据 所收到的请求来对实时时钟芯片进行读或写操作。在该方法中，当CPU系统向可编程逻辑器件发起写操作请求 时，在步骤S104中执行以下处理CPU系统将待写入数据写入可 编程逻辑器件中的写寄存器组，并将控制指令写入到可编程逻辑器件中的读写控制模块；以及根据可编程逻辑器件中的I2C时序控制 逻辑模块的状态来决定是否继续执行写操作。当CPU系统向可编程逻辑器件发起写操作请求时，在步骤S104 中还才丸行以下处理如果I2C时序控制逻辑才莫块处于忙碌状态，则 将忙碌状态反馈给CPU系统，并且不继续执行写操作；以及如果I2C 时序控制逻辑模块处于空闲状态，则I2C时序控制逻辑模块将待写 入数据通过数据线写入实时时钟芯片。在该方法中，当CPU系统向可编程逻辑器件发起读操作请求 时，在步骤S104中执行以下处理CPU系统将读指令发送到可编 程逻辑器件中的读写控制才莫块；以及才艮据可编程逻辑器件中的I2C 时序控制逻辑模块的状态来决定可编程逻辑器件是否执行读操作。此外，当CPU系统向可编程逻辑器件发起读操作请求时，在步 骤S104中还执4亍以下处理如果可编程逻辑器件中的I2C时序控 制逻辑模块处于忙碌状态，则将忙碌状态反馈给CPU系统，并且可编程逻辑器件不执行读操作；以及如果I2C时序控制逻辑模块处于 空闲状态，则I2C时序控制逻辑模块从实时时钟芯片中读取数据， 并将其传送至可编程逻辑器件中的第 一读寄存器组中。在这种情况下，当I2C时序控制逻辑才莫块处于忙碌状态时，在 步骤S104中还执行以下处理CPU系统直接从可编程逻辑器件中 的第二读寄存器组中读取数据。另一方面，当I2C时序控制逻辑模 块处于空闲状态时，在步骤S104中还执行以下处理可编程逻辑器 件在数据被全部传送至第 一读寄存器组的情况下，将第 一读寄存器 组中的数据瞬间复制到可编程逻辑器件中的第二读寄存器组中；以 及CPU系统直接从第二读寄存器组中读取数据。其中，第一读寄存器组和第二读寄存器组中的一个至少包括六 个寄存器，以及写寄存器组至少包括两个寄存器。在该方法中，可编程逻辑器件中的I2C控制逻辑才莫块产生busy 状态位。当CPU系统发起的读/写操作未结束时，busy状态位被置 位有效，此时不会纟丸行再次发起的读/写纟乘作。在该方法中，实时时钟芯片接口是I2C接口 、 SPI接口、或其 他串行接口 。根据本专利技术的另一方面，提供了一种实时时钟控制电路，其包 括实时时钟芯片外围控制电路，用于保证实时时钟芯片的正常工 作；可编程逻辑器件，用于控制实时时4中芯片的12C4妄口；以及CPU 系统，用于通过凝:据地址线访问可编考呈逻辑器件。其中，可编程逻辑器件还包括写寄存器组，与第一使能控制 模块相连，用于存储CPU写入的数据；第一读寄存器组，与第二使 能控制模块及第二读寄存器组相连，用于存储从实时时钟芯片中读 取到的数据；第二读寄存器组，用于存储第一读寄存器组传送的数据；读写控制模块，与I2C时序控制逻辑模块、第一使能控制模块、 第二使能控制模块相连，用于接收CPU发出的指令并根据I2C时序 控制逻辑模块的状态来控制读操作或写操作；以及I2C时序控制逻 辑模块，与实时时钟芯片相连，用于将CPU发起的读操作或写操作 请求转换为I2C串行数据信号和实时时钟芯片进行交互。此外，实时时钟控制电路还包括主备电源切换控制电路，用于 自动选择电源。本专利技术还提供了 一种用于控制实时时钟芯片的可编程逻辑电 路，其包括写寄存器组，与第一使能控制模块相连，用于存储CPU 写入的数据；第一读寄存器组，与第二使能控制模块及第二读寄存 器组相连，用于存储从实时时钟芯片中读取到的数据；第二读寄存 器组，用于存储第一读寄存器组传送的数据；读写控制模块，与I2C 时序控制逻辑模块、第一使能控制模块、第二使能控制模块相连， 用于接收CPU发出的指令并根据I2C时序控制逻辑^t块的状态来控 制读操作或写操作；以及I2C时序控制逻辑模块，与实时时钟芯片相连，用于将CPU发起的读操作或写才喿作请求转换为I2C串行数据 信号和实时时钟芯片进行交互。因而，通过本专利技术的上述各个方面，利用碌_件实现方式，大大 减轻了CPU的压力，将大量时间节省出来，提高了处理的实时性， 同时还避免了读写沖突。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部 分地从说明书中变得显而易见，或者通过实施本专利技术而了解。本发 明的目的和其他优点可通过在所写的说明书、权利要求书、以及附本文档来自技高网...

【技术保护点】
一种实时时钟芯片接口电路的控制方法，其特征在于，包括以下步骤：步骤Ｓ１０２，ＣＰＵ系统向所述可编程逻辑器件发起读操作／写操作请求；以及步骤Ｓ１０４，所述可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。

【技术特征摘要】
1.一种实时时钟芯片接口电路的控制方法，其特征在于，包括以下步骤步骤S102，CPU系统向所述可编程逻辑器件发起读操作/写操作请求；以及步骤S104，所述可编程逻辑器件根据所收到的请求来对实时时钟芯片进行读或写操作。2. 根据权利要求1所述的实时时钟芯片接口电路的控制方法，其 特征在于，当所述CPU系统向所述可编程逻辑器件发起写操 作请求时，在所述步骤S104中执行以下处理所述CPU系统将待写入数据写入所述可编程逻辑器件中 的写寄存器组，并将控制指令写入到所述可编程逻辑器件中的 读写控制模块；以及才艮据所述可编程逻辑器件中的I2C时序控制逻辑才莫块的 状态来决定是否继续执行所述写操作。3. 根据权利要求2所述的实时时钟芯片接口电路的控制方法，其 特征在于，在所述步骤S104中还执行以下处理如果所述I2C时序控制逻辑模块处于忙碌状态，则将所述 忙碌状态反^t给所述CPU系统，并且不继续执行写操作；以 及如果所述I2C时序控制逻辑模块处于空闲状态，则所述 I2C时序控制逻辑模块将所述待写入数据通过数据线写入所述 实时时钟芯片。4. 根据权利要求1所述的实时时钟芯片接口电路的控制方法，其特征在于，当所述CPU系统向所述可编程逻辑器件发起读操:作请求时，在所述步骤S104中执行以下处理所述CPU系统将读指令发送到所述可编程逻辑器件中的 读写控制模块；以及根据所述可编程逻辑器件中的I2C时序控制逻辑模块的 状态来决定所述可编程逻辑器件是否执行所述读操作。5. 根据权利要求4所述的实时时钟芯片接口电路的控制方法，其 特征在于，在所述步骤S104中还执行以下处理如果所述可编程逻辑器件中的I2C时序控制逻辑才莫块处 于忙碌状态，则将所述忙碌状态反々贵给所述CPU系统，并且 所述可编程逻辑器件不寺丸行读才乘作；以及如果所述I2C时序控制逻辑冲莫块处于空闲状态，则所述 I2C时序控制逻辑模块从所述实时时钟芯片中读取数据，并将 其传送至所述可编程逻辑器件中的第 一读寄存器组中。6. 根据权利要求5所述的实时时钟芯片接口电路的控制方法，其 特征在于，当所述I2C时序控制逻辑模块处于忙碌状态时，在 所述步骤S104中还执行以下处理所述CPU系统直接从所述可编程逻辑器件中的第二读寄 存器组中读取数据。7. 根据权利要求5所述的实时时钟芯片接口电路的控制方法，其 特征在于，当所述I2C时序控制逻辑模块处于空闲状态时，在 所述步骤S104中还执行以下处理 所述可编程逻辑器件在所述凄t据;故全部传送至所述第一 读寄存器组的情况下，将所述第 一读寄存器组中的数据瞬间复 制到所述可编程逻辑器件中的第二读寄存器组中；以及所述CPU系统直接从所述第二读寄存器组中读取数...

【专利技术属性】
技术研发人员：郭向东，
申请(专利权)人：中兴通讯股份有限公司，
类型：发明
国别省市：94[中国|深圳]