监视计时器致能电路及其方法技术

本发明专利技术公开了一种监视计时器致能电路及其方法，设置于微处理器内，以输出重置信号来重置微处理器，包括：控制及运算电路，连结于微处理器的监视计时器，以输出致能控制信号致能该监视计时器，使该监视计时器输出重置信号；硬件控制单元，连结于控制及运算电路，用以输入硬件致能信号至控制及运算电路，来决定致能控制信号的状态；软件控制单元，连结于控制及运算电路，以输入软件致能信号致控制及运算电路，来决定致能控制信号的状态。本发明专利技术整合硬件控制单元及软件控制单元，来增加防止微处理器因外在环境因素造成监视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。

【技术实现步骤摘要】

本专利技术涉及一种监视计时器，特别是涉及一种。
技术介绍
软件执行的稳定度对任何工作平台(work platform)来说都是很重要的基 本要求。然而，像微处理器当机(crash)或程序执行出问题等却也常常是使用 者最常碰见的问题。因此，需要在微处理器中设置监视计时器(watchdog timer),来防止微处理器执行应用程序时，发生问题，即应用程序跳到未知的 地方或无法跳出无穷循环等。当微处理器正常地执行应用程序时，监视计时器不会计数到终值，且会在 计数到终值前，清除计数内容，使监视计时器重置到初值，因此不会输出重置 信号来重置微处理器。当微处理器在执行应用程序发生问题时，监视计时器则 会发生溢位，并输出一个重置信号使系统重置，使微处理器恢复正常工作，此 即为热重置(warm reset)。在过去，设计者会在微处理器中设置一个监视计时器致能电路来致能监视 计时器，以重新启动系统。然而，过去的监视计时器致能电路仅靠一个硬件控 制单元所输出的一个位的硬件致能信号来致能或失能。当微处理器系工作在有 噪声的环境中时，硬件致能信号很容易受到干扰而由致能变成失能，因此造成 微处理器无法恢复正常工作。
技术实现思路
本专利技术所要解决的问题在于，提供一，以结 合硬件致能方法及软件致能方法，来增加防止微处理器因外在环境因素造成监 视计时器失效的能力，即使其中一种致能方法失效，仍能致能监视计时器，以进行微处理器的系统重置的动作。5为了实现上述目的，本专利技术公开了一种监视计时器致能电路，设置于一微 处理器内，用以输出一重置信号来重置该微处理器，包括一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能 控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至 该控制及运算电路，来决定该致能控制信号的状态；以及一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号致 该控制及运算电路，来决定该致能控制信号的状态。所述硬件控制单元还进一步包括 一存储单元，用以预先储存一硬件致能 值；以及一硬件缓存单元，用以根据一第一频率信号来读取该硬件致能值，其 中，该第一频率信号为该硬件缓存单元的工作频率。所述存储单元为 一一次可编程存储单元。所述存储单元为一可抹除程序化只读存储器。所述硬件缓存单元为一触发器。所述硬件控制单元还包括至少一缓冲电路，用以缓冲该硬件致能值。 所述软件控制单元进一步包括 多个软件缓存单元；以及一译码单元，连结于该些软件缓存单元，用以根据所述软件缓存单元所输 入的多个软件致能值，来决定该软件致能信号的状态。所述软件缓存单元为触发器。所述译码单元进一步包括至少一个反向电路，连结于部分的所述软件缓存单元，用以将部分的所述 软件致能值反向；及一致能控制电路，连结于所述反向电路及部分的所述软件缓存单元，用以 根据所述反向电路及部分的所述软件缓存单元的输出，来控制该软件致能信号 的状态。所述致能控制电路为一与非门。所述控制及运算电路由至少一逻辑电路所组成。本专利技术还公开了一种监视计时器的致能方法，包括启动硬件致能，并撷取至少一预先设定的硬件致能值，以产生一硬件致能信号，来决定一致能控制信号；启动软件致能，并接收一系统内的多个数据线所提供的多个软件致能值， 以产生一软件致能信号，来决定该致能控制信号；以及根据该致能控制信号，致能该监视计时器，以进行系统重置。所述的监视计时器的致能方法进一步包括，根据一第一频率信号来撷取该 硬件致能值，以产生该硬件致能信号。所述于启动硬件致能的步骤进一步包括，根据该第一频率信号来撷取该硬 件致能值后，缓冲该硬件致能值，以产生该硬件致能信号。所述第一频率信号为暂存该硬件致能值所需的工作频率，且由系统进行电 源重置时所产生。所述硬件致能值预先储存在一存储单元内。所述于启动软件致能的进一步包括，根据一第二频率信号来接收该些软件 致能值，并进行译码，来产生该软件致能信号。所述启动软件致能的步骤进一步包括，将部分的所述软件致能值反向后， 配合另一部份的所述软件致能值，以完成译码动作，产生该软件致能信号。所述第二频率信号为暂存所述软件致能值所需的工作频率，为预先设定。所述的监视计时器的致能方法，先启动硬件致能，再启动软件致能。所述的监视计时器的致能方法，先启动软件致能，再启动硬件致能。 所述的监视计时器的致能方法，同时启动硬件致能及软件致能。本专利技术的优点在于，增加软件致能，使监视计时器致能电路不易受到环境 因素的影响，造成监视计时器失能。硬件致能值预先烧录在微处理器内的存储 单元中。用以产生软件致能信号的多字节由微处理器内的多个数据线所提供， 且为零或壹所组成的任意值。软件控制单元由多个软件缓存单元及一个由至少 一个反向电路及一个致能控制电路所组成的译码单元所组成，而软件缓存单元 的数量随着使用者的需求而调整。硬件致能信号、软件致能信号及致能控制信 号可以高电位致能或低电位致能，且随使用者需求而调整。附图说明图1为本专利技术的监视计时器致能电路的方块示意图2为本专利技术的监视计时器致能电路内的硬件控制单元的方块示意图3为本专利技术的监视计时器致能电路内的软件控制单元的方块示意图4为本专利技术第一实施例的监视计时器致能电路执行系统重置的流程图5为本专利技术的第二实施例的监视计时器致能电路执行系统重置的流程 图；以及图6为本专利技术第三实施例的监视计时器致能电路执行系统重置的流程图。其中，附图标记硬件控制单元10记忆单元110缓冲电路130硬件缓存单元150软件控制单元20第一软件缓存单元212第二软件缓存单元214第三软件缓存单元216第四软件缓存单元218译码单元240第一反向电路241第二反向电路243致能控制电路245监视计时器40数据线D0， Dl, D2， D3控制及运算电路30具体实施例方式请参考图1所示，为本专利技术的监视计时器致能电路的方块示意图。本专利技术的监视计时器致能电路可设置于微处理器内，包括一硬件控制单元(hardware control unit) 10、 一软件控制单元(software control unit) 20、 一控制及 运算电路30及一监视计时器(watchdog timer) 40。硬件控制单元10连结于控制及运算电路30，用以输出一硬件致能信号 (hardware enable signal)至控制及运算电路30。顾名思义，硬件控制单元 10内的硬件致能值(hardware enable value)于设计者在设计微处理器(未绘 示)时就已设定完成，且烧录在微处理器内的存储单元(未绘示)中。当微处理 器通电重置(power-on reset)后，便会产生一频率信号(clock)至硬件控制单 元10内的缓存器(未绘示)，用以控制硬件控制单元10来撷取存储单元中的 硬件致能值至缓存器中，以进一步地产生硬件致能信号。此外，每通电重置一 次，硬件控制单元10就由存储单元中撷取至少一个位(bit)的硬件致能值至缓 存器中。硬件致能值可以为零(0)或壹(1)。软件控制单元20连结于控制及运算电路30，用以输出一软件致能信号至控制及运算电路30。软件控制单元20内的软件致能值(software enable value本文档来自技高网...

【技术保护点】
一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，其特征在于包括：一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；一硬 件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号致该控制及运算电路，来决定该致能控制信号的状态。

【技术特征摘要】
1、一种监视计时器致能电路，设置于一微处理器内，用以输出一重置信号来重置该微处理器，其特征在于包括一控制及运算电路，连结于该微处理器的一监视计时器，用以输出一致能控制信号，来致能该监视计时器，使该监视计时器输出该重置信号；一硬件控制单元，连结于该控制及运算电路，用以输入一硬件致能信号至该控制及运算电路，来决定该致能控制信号的状态；以及一软件控制单元，连结于该控制及运算电路，用以输入一软件致能信号致该控制及运算电路，来决定该致能控制信号的状态。2、 如权利要求1所述的监视计时器致能电路，其特征在于该硬件控制单 元还进一步包括一存储单元，用以预先储存一硬件致能值；以及一硬件缓存单元，用以根据一第一频率信号来读取该硬件致能值，其中， 该第一频率信号为该硬件缓存单元的工作频率。3、 如权利要求2所述的监视计时器致能电路，其特征在于该存储单元为 一一次可编程存储单元。4、 如权利要求2所述的监视计时器致能电路，其特征在于该存储单元为 一可抹除程序化只读存储器。5、 如权利要求2所述的监视计时器致能电路，其特征在于该硬件缓存单 元为一触发器。6、 如权利要求2所述的监视计时器致能电路，其特征在于硬件控制单元 还进一步包括至少一缓冲电路，用以缓冲该硬件致能值。7、 如权利要求1所述的监视计时器致能电路，其特征在于该软件控制单 元进一步包括多个软件缓存单元；以及一译码单元，连结于该些软件缓存单元，用以根据所述软件缓存单元所输 入的多个软件致能值，来决定该软件致能信号的状态。8、 如权利要求7所述的监视计时器致能电路，其特征在于所述软件缓存 单元为触发器。9、 如权利要求7所述的监视计时器致能电路，其特征在于该译码单元进 一步包括至少一个反向电路，连结于部分的所述软件缓存单元，用以将部分的所述 软件致能值反向；及一致能控制电路，连结于所述反向电路及部分的所述软件缓存单元，用以 根据所述反向电路及部分的所述软件缓存单元的输出，来控制该软件致能信号 的状态。10、 如权利要求9所述的监视计时器致能电路，其特征在于该致能控制电路为一...

【专利技术属性】
技术研发人员：林光宇，林俊谷，
申请(专利权)人：盛群半导体股份有限公司，
类型：发明
国别省市：71[中国|台湾]