用于在交错的多线程环境中操作的数字信号处理器的寄存器堆制造技术

本发明专利技术揭示一种处理器装置，所述处理器装置包含存储器及响应于所述存储器的定序器。所述定序器支持极长指令字（ＶＬＩＷ）型指令且至少一个ＶＬＩＷ指令包在执行期间使用若干个操作数。所述处理器装置进一步包含多个响应于所述定序器的指令执行单元及多个寄存器堆。所述多个寄存器堆中的每一者均包含多个寄存器且所述多个寄存器堆耦合到所述多个指令执行单元。此外，所述多个寄存器堆中的每一者均包含若干个数据读取端口且所述多个寄存器堆中每一者的数据读取端口的数量小于由所述至少一个ＶＬＩＷ指令包使用的操作数的数量。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般而言涉及数字信号处理器。更特定而言，本专利技术涉及数字信号处理器 的寄存器堆。背景技水技术进步已产生越来越小但愈加强大的个人计算装置。例如，当前存在各种便携 式个人计算装置，包含例如便携式无线电话、个人数字助理(PDA)和传呼装置等无 线计算装置，其均是小型、轻重量且便于用户携带的装置。更具体而言，例如蜂窝式 电话及IP电话等便携式无线电话可通过无线网络传递语音和数据包。此外，许多此类 无线电话均包含并入本文中的其它类型装置。例如，无线电话也可包含数字摄像机、 数字录像机和音频文件播放器。此外，此类无线电话可包含用于存取因特网的网站接 口。因此，所述无线电话包含显著的计算能力。通常，随着此类装置变的更小且更强大，其变的愈加受资源限制。例如，屏幕尺 寸、存储器和文件系统空间的可用量及输入和输出能力的量均会因装置的小尺寸而受 到限制。此外，电池尺寸、电池所提供的电力量和电池寿命也受到限制。 一种增加所 述装置的电池寿命的方法是在通电所述装置的同时减小所述装置内的数字信号处理器 处于空闲状态的时间量。因此，提供一种在便携式通信装置中使用的改进的数字信号处理器是有利的。
技术实现思路
本专利技术揭示一种处理器装置，所述处理器装置包含存储器和响应于所述存储器的 定序器。所述定序器支持极长指令字(VLIW)型指令且至少一个VLIW指令包在执行期 间使用若干个操作数。所述处理器装置进一步包含多个响应于所述定序器的指令执行 单元及多个寄存器堆。所述多个寄存器堆中的每一者包含多个寄存器且所述多个寄存 器堆耦合到所述多个指令执行单元。此外，所述多个寄存器堆中的每一者包含若干个 数据读取端口且所述多个寄存器堆中每一者的数据读取端口的数量小于由所述至少一 个VLIW指令包使用的操作数的数量。在特定实施例中，所述定序器进一步支持超标量型指令且至少一个超标量指令在 执行期间使用若干个操作数。在另一特定实施例中，所述多个寄存器堆中每一者的数 据读取端口的数量小于由所述至少一个超标量指令使用的操作数的数量。在又一特定实施例中，所述至少一个VLIW指令或所述至少一个超标量指令在执行期间使用的操 作数的数量为六且所述数据读取端口的数量为四。在又一特定实施例中，所述多个寄 存器堆中的每一者包含少于三个的数据写入端口。在又一特定实施例中，所述多个寄 存器堆中的每一者包含三个数据写入端口 。在特定实施例中，所述多个寄存器堆包含六个寄存器堆。此外，在另一特定实施 例中，所述存储器包含六个指令高速缓存存储器且每一指令高速缓存存储器与所述六 个寄存器堆中的一者相关联。此外，在特定实施例中，所述存储器包含六个指令队列。 每一指令队列与所述存储器内的单个指令高速缓存存储器相关联且每一指令队列均耦 合到所述定序器。在另一实施例中，揭示一种操作数字信号处理器的方法，所述方法包含在解码时 钟循环期间经由第一数据读取端口存取寄存器堆。此外，所述方法包含在所述时钟改 变到寄存器堆存取时钟循环时维持经由所述第一数据读取端口对所述寄存器堆的存取 及在所述寄存器堆存取时钟循环期间经由所述第一数据读取端口从所述寄存器堆检索 第一操作数。另外，本文所揭示的方法包含在所述寄存器堆存取时钟循环期间经由所 述第一数据读取端口存取所述寄存器堆。在另一实施例中，揭示一种对数字信号处理器内的寄存器堆进行更新的方法，所 述方法包含在指令执行时钟循环期间经由第一数据写入端口对所述寄存器堆进行第 一次更新及在写回时钟循环期间经由所述第一数据写入端口对所述寄存器堆进行第二 次更新。在又一实施例中，揭示一种多线程处理器装置，所述多线程处理器装置包含存储器；定序器，其响应于所述存储器；多个指令执行单元，其响应于所述定序器；及 第一寄存器堆，其包含第一多个寄存器。所述第一寄存器堆耦合到所述多个指令执行单元中的每一者且所述第一寄存器堆支持对将执行的第一程序线程的执行。此外，所 述第一寄存器堆包含不多于四个的数据读取端口。所述多线程处理器装置也包含第二寄存器堆，所述第二寄存器堆包含第二多个寄存器。所述第二寄存器堆耦合到所述多 个指令执行单元中的每一者且所述第二寄存器堆支持对将执行的第二程序线程的执 行。另外，所述第二寄存器堆包含不多于四个的数据读取端口。在又一实施例中，揭示一种便携式通信装置，所述便携式通信装置包含数字信号处理器。所述数字信号处理器包含存储器；定序器，其响应于所述存储器来提取具 有若干个操作数的程序指令；至少一个指令执行单元，其响应于所述定序器；及多个 寄存器堆，其耦合到所述至少一个指令执行单元。所述多个寄存器堆中的每一者包含不多于四个的数据读取端口且所述操作数的数量大于四。在又一实施例中，揭示一种音频文件播放器，所述音频文件播放器包括数字信 号处理器、耦合到所述数字信号处理器的音频编码器/解码器(CODEC)、耦合到所述数 字信号处理器的多媒体卡、及耦合到所述数字信号处理器的通用串行总线(USB)端口。所述数字信号处理器包含存储器；定序器，其响应于所述存储器来提取具有若干个操作数的程序指令；至少一个指令执行单元，其响应于所述定序器；及多个寄存器堆， 其耦合到所述至少一个指令执行单元。所述多个寄存器堆中的每一者包含不多于四个 的数据读取端口且所述操作数的数量大于四。在又一实施例中，揭示一种处理器装置，所述处理器装置包含用于在解码时钟 循环期间经由第一数据读取端口存取寄存器堆的装置，用于在所述时钟改变到寄存器 堆存取时钟循环时维持经由所述第一数据读取端口对所述寄存器堆的存取的装置，及 用于在所述寄存器堆存取时钟循环期间经由所述第一数据读取端口从所述寄存器堆检 索第一操作数的装置。此外，所述处理器装置包含用于在所述寄存器堆存取时钟循 环期间经由所述第一数据读取端口存取所述寄存器堆的装置，用于在所述时钟改变到 第一指令执行时钟循环时维持经由所述第一数据读取端口对所述寄存器堆的存取的装 置，及用于在所述第一指令执行时钟循环期间经由所述第一数据读取端口从所述寄存 器堆检索第二操作数的装置。在另一实施例中，揭示一种处理器装置，所述处理器装置包含用于在指令执行时钟循环期间经由第一数据写入端口对寄存器堆进行第一次更新的装置；及用于在写 回时钟循环期间经由所述第一数据写入端口对所述寄存器堆进行第二次更新的装置。本文所揭示的一个或一个以上实施例的优点可包含存取的操作数数量大于寄存 器堆中的数据读取端口的数量。另一优点可包含在一个时钟循环期间提供对等于数据读取端口数量的操作数数 量的存取及在下一时钟循环期间提供经由所述相同数据读取端口对最多达数据读取端 口数量的更多操作数的存取。又一优点可包含明显减小数字信号处理器内的存储器的尺寸。又一优点可包含明显减小与制造数字信号处理器相关联的一种或一种以上成本。 又一优点可包含明显减少耦合到数字信号处理器的电源的电力消耗。 在阅读整个申请案之后，本专利技术的其它方面、优点及特征将变的显而易见，所述 申请案包含以下部分附图说明具体实施方式及权利要求书。附图说明结合附图参照下文详细说明，将更容易了解本文所述的实施例的方面及伴随优 点，附图中图1是实例性数字信号处理器的一般示意图2是图1中所示数字信号处理器的实例性统一未分割寄存器堆的一般示意图3是图解说明图1本文档来自技高网...

【技术保护点】
一种处理器装置，其包括：　　　　存储器；　　　　定序器，其响应于所述存储器，所述定序器支持极长指令字（ＶＬＩＷ）型指令，其中至少一个ＶＬＩＷ指令在执行期间使用若干个操作数；　　　　多个指令执行单元，其响应于所述定序器；及　　　　多个寄存器堆，所述多个寄存器堆中的每一者包含多个寄存器，所述多个寄存器堆耦合到所述多个指令执行单元；　　　　其中所述多个寄存器堆中的每一者包含若干个数据读取端口；且　　　　其中所述多个寄存器堆中每一者的数据读取端口的数量小于由所述至少一个ＶＬＩＷ指令使用的操作数的数量。

【技术特征摘要】
【国外来华专利技术】US 2005-4-26 11/115,9161、一种处理器装置，其包括存储器；定序器，其响应于所述存储器，所述定序器支持极长指令字(VLIW)型指令，其中至少一个VLIW指令在执行期间使用若干个操作数；多个指令执行单元，其响应于所述定序器；及多个寄存器堆，所述多个寄存器堆中的每一者包含多个寄存器，所述多个寄存器堆耦合到所述多个指令执行单元；其中所述多个寄存器堆中的每一者包含若干个数据读取端口；且其中所述多个寄存器堆中每一者的数据读取端口的数量小于由所述至少一个VLIW指令使用的操作数的数量。2、 如权利要求1所述的处理器装置，其中所述定序器进一步支持超标量型指令 且其中至少一个超标量指令在执行期间使用若干个操作数。3、 如权利要求2所述的处理器装置，其中所述多个寄存器堆中每一者的数据读 取端口的数量小于由所述至少一个超标量指令使用的操作数的数量。4、 如权利要求3所述的处理器装置，其中在所述至少一个VLIW指令或所述至 少一个超标量指令的执行期间使用的所述操作数的数量为六且所述数据读取端口的数 量为四。5、 如权利要求4所述的处理器装置，其中所述多个寄存器堆中的每一者包含少 于四个数据写入端口。6、 如权利要求5所述的处理器装置，其中所述多个寄存器堆中的每一者包含三 个数据写入端口。7、 如权利要求1所述的处理器装置，其中所述多个寄存器堆包括六个寄存器堆。8、 如权利要求7所述的处理器装置，其中所述存储器包含六个指令高速缓存存 储器且每一指令高速缓存存储器与所述六个寄存器堆中的一者相关联。9、 如权利要求8所述的处理器装置，其中所述存储器包含六个指令队列，其中 每一指令队列均与单个指令高速缓存存储器相关联。10、 如权利要求9所述的处理器装置，其中每一指令队列耦合到所述定序器。11、 一种操作数字信号处理器的方法，所述方法包括 在解码时钟循环期间，经由第一数据读取端口存取寄存器堆； 在所述时钟改变到寄存器堆存取时钟循环时，维持经由所述第一数据读取端口对所述寄存器堆的存取；在所述寄存器堆存取时钟循环期间经由所述第一数据读取端口从所述寄存器堆检索第一操作数；及在所述寄存器堆存取时钟循环期间经由所述第一数据读取端口存取所述寄存器堆。12、 如权利要求11所述的方法，其进一步包括.-在所述时钟改变到第一指令执行时钟循环时，维持经由所述第一数据读取端口对 所述寄存器堆的存取在所述第一指令执行时钟循环期间经由所述第一数据读取端口从所述寄存器堆 检索第二操作数。13、 如权利要求12所述的方法，其进一步包括在所述解码时钟循环期间经由第二数据读取端口存取寄存器堆； 在所述时钟改变到所述寄存器堆存取时钟循环时，维持经由所述第二数据读取端口对所述寄存器堆的存取；及在所述寄存器堆存取时钟循环期间经由所述第二数据读取端口从所述寄存器堆检索第三操作数。14、 如权利要求13所述的方法，其进一步包括在所述寄存器堆存取时钟循环期间经由所述第二数据读取端口存取所述寄存器堆；在所述时钟改变为所述第一指令执行时钟循环时，维持经由所述第二数据读取端 口对所述寄存器堆的存取；及在所述第一指令执行时钟循环期间经由所述第二数据读取端口从所述寄存器堆 检索第四操作数。15、 如权利要求14所述的方法，其进一步包括-在所述解码时钟循环期间经由第三数据读取端口存取所述寄存器堆； 在所述时钟改变到所述寄存器堆存取时钟循环时，维持经由所述第三数据读取端口对所述寄存器堆的存取；及在所述寄存器堆存取时钟循环期间经由所述第三数据读取端口从所述寄存器堆 检索第五操作数。16、 如权利要求15所述的方法，其进一步包括 在所述解码时钟循环期间经由第四数据读取端口存取所述寄存器堆； 在所述时钟改变到所述寄存器堆存取时钟循环时，维持经由所述第四数据读取端口对所述寄存器堆的存取；及在所述寄存器堆存取时钟循环期间经由所述第三数据读取端口从所述寄存器堆 检索第六操作数。17、 如权利要求16所述的方法，其进一步包括在第三指令执行时钟循环期间经由第一数据写入端口对所述寄存器堆进行第一 次更新；及在写回时钟循环期间经由所述第一数据写入端口对所述寄存器堆进行第二次更新。18、 如权利要求17所述的方法，其进一步包括在第三指令执行时钟循环期间经 由第二数据写入端口对所述寄存器堆迸行第三次更新。19、 如权利要求18所述的方法，其进一步包括在写回时钟循环期间经由第三数 据写入端口对所述寄存器堆进行第四次更新。20、 一种对数字信号处理器内的寄存器堆进行更新的方法，所述方法包括-在指令执行时钟循环期间经由第一数据写入端口对所述寄存器堆进行第一次更新；及在写回时钟循环期间经由所述第一数据写入端口对所述寄存器堆进行第二次更新。21、 如权利要求20所述的方法，其进一步包括在所述指令执行时钟循环期间经 由第二数据写入端口对所述寄存器堆进行第三次更新。22、 如权利要求21所述的方法，其进一步包括在写回时钟循环期间经由第三数 据写入端口对所述寄存器堆进行第四次更新。23、 一种多线程处理器装置，其包括-存储器；定序器，其响应于所述存储器； 多个指令执行单元，其响应于所述定序器；第一寄存器堆，其包含第一多个寄存器，所述第一寄存器堆耦合到所述多个指令 执行单元中的每一者，所述第一寄存器堆支持对将要执行的第一程序线程的执行，所述第一寄存器堆包含不多于四个数据读取端口；及第二寄存器堆，其包含第二多个寄存器，所述第二寄存器堆耦合到所述多个指令 执行单元中的每一者，所述第二寄存器堆支持对将要执行的第二...

【专利技术属性】
技术研发人员：穆罕默德艾哈迈德，埃里希普罗恩德克，卢西恩科德雷斯库，威廉C安德森，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：US[美国]