【技术实现步骤摘要】
本专利技术一般涉及流水线处理器，尤其是涉及到使用彼此延迟的执行单 元的一种级联排列的处理器。背景冲支术典型地，计算机系统包含几个集成电路(IC)，包括一个或多个用于处理计算机系统中的信息的处理器。现代的处理器经常以流水线的方式处 理指令，按一系列步骤执行每条指令。典型的，每个步骤由流水线中一个 不同的级(硬件电路)执行，每个流水线级在一个给定的时钟周期内按其 步骤执行一条不同的指令。因而，如果一个流水线满负荷，那么每个时钟 周期就要处理一条指令，从而增加了吞吐量。来看一个简单的例子， 一个流水线可包括三级加载(从存储器读取 指令)，执行(执行指令)，以及存储(存储结果)。在第一个时钟周期 内，第一条指令^流水线加载级。在第二个时钟周期内，该第一指令进 入执行级，同时释放了加载级来加载第二条指令。在第三个时钟周期内， 第一条指令的执行结果可以由存储级存储，同时执行第二条指令并加载第 三条指令。不幸的是，由于在一个典型指令流中固有的依赖性，当执行一条指令 的执行单元在等待前一条指令执行产生的结果时，传统的指令流水线通常 会遭受停止(stall)(此时流水线级并没...
【技术保护点】
一种在多内核处理环境中预解码用于执行的指令的方法，包括：由第一处理器内核接收用于执行的第一行指令；用共用预解码器对第一行指令进行预解码；将预解码的第一行指令从共用的预解码器发送至第一处理器内核以便执行；由第二处理器内核接收用于执行的第二行指令；用共用预解码器对第二行指令进行预解码；以及将预解码的第二行指令从共用的预解码器发送至第二处理器内核以便执行。
【技术特征摘要】
US 2006-12-13 11/610,1101.一种在多内核处理环境中预解码用于执行的指令的方法，包括由第一处理器内核接收用于执行的第一行指令；用共用预解码器对第一行指令进行预解码；将预解码的第一行指令从共用的预解码器发送至第一处理器内核以便执行；由第二处理器内核接收用于执行的第二行指令；用共用预解码器对第二行指令进行预解码；以及将预解码的第二行指令从共用的预解码器发送至第二处理器内核以便执行。2. 权利要求l中的方法，进一步包括 由第三处理器内核接收用于执行的第三行指令； 由共用预解码器对第三行指令进行预解码；以及 将预解码的第三行指令从共用的预解码器发送至第三处理器内核以4吏执行。3. 权利要求l中的方法，进一步包括 接收先前由共用的预解码器预解码的第三行指令； 将先前预解码的第三行指令从共用的预解码器发送至第三处理器内核以便执行。4. 权利要求3中的方法，其中第三行指令不经过进一步的预 解码，从共用的预解码器被发送至第三处理器内核以便执行。5. 权利要求1中的方法，第一行指令包括定点指令，而且第 二行指令包括浮点指令。6. 权利要求l中的方法，进一步包括 以第一时钟频率运行共用的预解码器；以及 以至少两倍于第一时钟频率的第二时钟频率运行第一及第二 处理器内核中的至少一个。7. 权利要求1中的方法，指令预解码包括通过设置停止位确 定将被平行发送至处理器内核的发送指令组。8. 权利要求l中的方法，进一步包括 在多级高速緩存中存储第一及第二预解码的指令行。9. 一种集成电路装置，包括 多个处理器内核；以及共用预解码器，其被配置为读取指令行、预解码指令行并将 预解码的指令行发送至处理器内核以便执行。10. 权利要求9中的装置，其中至少一个处理器内核包括拥有至少第 一及第二执行流水线的级联延迟执行流水线单 元，其中，被发送至执行流水线单元的一共同发送组中的指令在 被执行于第二执行流水线之前在第一执行流水线中被执行，而且 至少第一及第二执行流水线之一在浮点操作数上操作；转发路径，用于将在第一执行流水线中执行第一指令的结果 转发至第二执...
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