【技术实现步骤摘要】
本专利技术一般地涉及处理在处理器中的可緩存数据。特别地，本申请涉及最小化由于緩存存储失败所引起的处理器中的流水线停顿(pipeline stall)。
技术介绍
现代计算机系统典型地包括若干个集成电路(IC),包括可被 用于处理计算机系统中的信息的处理器。由处理器所处理的数据可 以包括由该处理器执行的计算机指令以及由该处理器使用所述计算 机指令操作的数据。计算机指令和数据被典型地存储在所述计算机 系统中的主存储器中。处理器典型地通过在一系列小的步骤中执行指令来处理指令。 在一些情况中，为了增加处理器处理的指令的数量(并且因此增加 处理器的速度)，所述处理器可以被流水线化。流水线是指在处理 器中提供单独的级，其中每级执行一个或多个执行指令所必需的小 步骤。在一些情况中，流水线(除了其他电路)可以被置于处理器 的一部分中(称为处理器内核)。 一些处理器可以具有多个处理器 内核，并且在一些情况中，每个处理器内核可以具有多条流水线。 当处理器内核具有多条流水线的情况下，指令组(称为发布组)可 以被发布至多条并行的流水线并由每条流水线并行执行。作为在流水线中执行指令的一个...
【技术保护点】
一种用于以通过式存储模式操作分级高速缓存系统的方法，所述高速缓存系统至少包括能被流水线化执行单元访问的一级（Ｌ１）数据高速缓存和二级（Ｌ２）高速缓存，该方法包括： 通过所述流水线化执行单元接收存储指令以及将存储在目标存储器地址的存储数据；以及 如果包含目标存储器地址的高速缓存行没有被包含在Ｌ１数据高速缓存中，则在不停顿所述流水线执行单元的情况下发送将存储在Ｌ２高速缓存中的存储数据。
【技术特征摘要】
US 2006-12-11 11/609,1321.一种用于以通过式存储模式操作分级高速缓存系统的方法，所述高速缓存系统至少包括能被流水线化执行单元访问的一级(L1)数据高速缓存和二级(L2)高速缓存，该方法包括通过所述流水线化执行单元接收存储指令以及将存储在目标存储器地址的存储数据；以及如果包含目标存储器地址的高速缓存行没有被包含在L1数据高速缓存中，则在不停顿所述流水线执行单元的情况下发送将存储在L2高速缓存中的存储数据。2. 根据权利要求1所述的方法，另外包括如果包含所述目标存储器地址的高速緩存行被包含在Ll数据高 速緩存中，则将所述存储数据写入至Ll数据高速緩存。3. 根据权利要求1所述的方法，其中 所述通过式存储模式可被启用和禁用；以及当所述通过式存储模式被禁用时，如果包含所述目标存储器地 址的高速緩存行没有被包含在Ll数据高速緩存中，则当提取包含所 述目标存储器地址的高速緩存行时，使所述流水线化执行单元停顿。4. 根据权利要求3所述的方法，另外包括在软件控制下启用所 述通过式存储模式。5. 根据权利要求3所述的方法，另外包括基于与流水线化执行 单元的性能有关的一个或多个参数、在硬件控制下启用所述通过式 存储模式。6. 根据权利要求1所述的方法，其中发送将存储在L2高速緩 存中的存储数据包括在将存储数据存储在L2高速緩存中之前，在緩沖器中更新包含 所述目标存储器地址的高速緩存行；以及其中在将所述高速緩沖行从所述緩冲器发送至L2高速緩存之 前，所述高速緩存行在缓沖器中被多次更新。7. 根据权利要求1所述的方法，其中发送将存储在L2緩存中 的存储数据包括使用用于从L2高速緩存提取得数据的总线的至少 某些部分。8. —种集成电路设备，包括 一级(Ll )数据高速緩存； 二级(L2)高速緩存；具有流水线化执行单元的至少 一 个处理器内核，所述流水线化 执行单元被配置成接收存储指令以及将存储在目标存储器地址的存 储数据；以及高速緩存控制电路，被配置成如果包含所述目标存储器地址的 高速緩存行没有被包含在Ll数据高速緩存中，则在不停顿流水线化 执行单元的情况下发送将在L2高速緩存中存储的存储数据。9. 根据权利要求8所述的设备，其中所述高速緩存控制电路被 配置成如果包含所述目标存储器地址的緩存行被包含在L1数据高速緩 存中，则将存储数据写入至Ll数据高速緩存。10. 根据权利要求8所述的设备，其中 所述通过式存储模式可被启用和禁用；以及 当所...
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