本发明专利技术提供一种信息处理装置，该装置包括：控制器，用于将数据划分为多个分开的数据；多个存储单元，用于分别存储所述多个分开的数据；多个存储控制器，用于将所述分开的数据写入相应的存储单元或从所述多个存储单元中的每个分别读取所述分开的数据；多个历史存储单元，用于分别存储相应存储控制器的操作历史；错误检测器，用于检测在所述分开的数据中的错误；错误校正控制器，用于控制对该错误的校正；以及多个历史控制器，用于在对该错误校正时分别控制在相应的历史存储单元中的历史更新。
【技术实现步骤摘要】
本专利技术涉及在当发生错误时可停止对处理历史进行记录的信息处理装 置中的错误分析。
技术介绍
在对于存储器控制器(memory controller)可进行同步处理的服务器中 可能会发生错误，所述存储器控制器可向多个存储器分配数据并控制存储 器。存储器控制器在历史存储器中记录数据处理的操作历史以及待处理的数 据(在下文中， 一组操作历史和数据被称为日志)作为错误分析手段。随后， 当发生错误时，出错的存储器控制器停止记录日志。服务器的用户可在发生 错误时通过引用日志来分析错误。然而，仅利用在出错的存储器控制器中的日志来分析的错误限于极其简 单的错误，目前并不能分析所有的错误。执行更详细的错误分析需要在同步执行数据处理的另一存储器控制器 中的日志，例如可用以比较的没有错误的数据处理的日志。然而，为了降低 存储容量，配置历史存储器，以当存储的日志量大于或等于其容量时顺序删 除旧的日志并且覆写(overwrite)新的日志。此外，不停止对于没有错误的 数据处理日志的记录。因此，服务器不能正确地得到可用以比较的没有错误 的存储器控制器的日志。在日本未审査专利申请公布No.6-266584中公开了一种集成电路，其包 括访问轨迹存储器，可获取输入数据、删除旧数据以及保存从最近数据开 始的在预定周期之前的数据；和存储控制部，当发生异常时，其停止对访问 轨迹存储器的更新处理。然而，服务器仅能够停止对于没有错误的数据处理日志的记录，并不能 通过比较日志而执行充分的错误分析。
技术实现思路
本专利技术公开内容的目的在于校正所谓的不可校正错误(在下文中称为UE)，例如发生在用于为多个存储器分配数据并且控制存储器的同步处理存 储器控制器的信息处理装置中的双重错误。根据本专利技术公开内容的一个方面，根据本专利技术公开内容的用于执行写入或读取数据的处理并且管理处理历史的信息处理装置包括控制装置，用于将数据划分为多个分开的数据块；多个存储装置，用于存储由该控制装置划 分的多个分开的数据块；分别对应于所述多个存储装置的多个存储控制 (storage control)装置，用于执行将所述分开的数据块写入多个存储装置或 从所述存储装置中分别读取所述分开的数据块；多个历史存储装置，用于存 储由各存储控制装置执行的操作历史；错误检测装置，用于检测在所述存储 控制装置的处理中的错误；错误校正信号产生装置，用于产生用以指明由该 错误检测装置检测到的错误待校正的错误校正信号；以及分别对应所述历史 存储装置的多个历史停止装置，基于该错误校正信号通过各个历史存储装置 停止存储历史。附图说明图1示出本专利技术实施例中的在非镜像模式中的服务器100的示意图。图2示出一实施例中的存储器控制器106的示意图。图3示出一实施例中的具有错误的服务器100的示意图。图4示出一实施例中的地址包400。图5示出一实施例中的关于数据处理的记录日志(以下，称为历史表)500。图6示出一实施例中的历史表600。 图7示出一实施例中的地址包。图8示出一实施例中的停止历史存储器201的流程图。图9示出一实施例的镜像模式中的服务器900的示意图。图10示出一实施例中的具有错误的服务器100的示意图。图11示出一实施例中的存储器控制器906的示意图。图12示出一实施例中的地址包。图13示出一实施例中的历史表1300。图14示出一实施例中的历史表1400。具体实施例方式图1显示一实施例中的信息处理装置100的概念示意图。本实施例描述 的是非镜像(Non-Mirror)模式。 [服务器100的概念示意图]信息处理通常由执行数据处理的装置来实现，例如服务器和个人计算 机。在下文中，本实施例中的信息处理装置将被称为服务器。服务器100包括系统控制器101、 CPU (中央处理器)102、 103、 104 和105、存储器控制器106、 107、 108和109以及存储器110、 111、 112和 113。服务器100运行在非镜像模式下。非镜像模式是一种可将存储器110、 111、 112和113作为一条高速缓冲存储器线(cache line)处理并且可同步控 制存储器110、 111、 112和113的模式。在本实施例中，数据116被划分为 分开的数据块117、 118、 119和120。随后，存储器110、 111、 112和113 分别存储分开的数据块117、 118、 119和120。系统控制器101集中控制从CPU102、 103、 104和105接收的命令。系 统控制器101基于来自CPU 102、 103、 104和105的命令同步控制存储器控 制器106、 107、 108和109。存储器控制器106、 107、 108和109同步执行对存储器110、 111、 112 和113的存储器访问，以写入或读取数据。系统控制器101具有地址査找表114。从任一 CPU 102、 103、 104和105 传送的数据均在所有的存储器区中具有地址。系统控制器101利用地址查找 表114来向所有存储器控制器106、 107、 108和109分配从CPU 102、 103、 104和105传送数据的地址，并且将分配的地址转换为在相应存储器控制器 106、 107、 108和109中的存储器访问的地址。系统控制器101将在存储器 110、 111、 112和113中的地址传送至存储器控制器106、 107、 108和109。系统控制器101通过分别来自相应数据的地址包将转换后的地址分别传 送至相应的存储器控制器106、 107、 108和109。数据和地址包具有自己的ID，并且在它们彼此之间具有对应关系。存储器控制器106、107、108和109 分别接收数据和地址包，并且随后基于数据和地址包具有的ID来确定数据和地址包是否彼此相互对应。图4示出根据本实施例的地址包400。地址包400包括ID 401、CMD (命令)402以及LIA(LDX接口地址)403。 ID 401为与数据具有对应关系的信息。CMD402为在任一存储器110、 111、 112和113中描述存储器访 问命令的信息。LIA 403为在各自存储器控制器106、107、108和109中指示任一存储器IIO、111、112和113地址的信息。系统控制器101具有擦除(scrub)控制器115。擦除控制器115为这样一种控制单元，当在至少任一存储器控制器106、107、108和109发生存储器读取错误时，在读取具有错误的地址(以下，称为擦写)之后，命令任一存储器控制器106、107、108和109执行校正与覆写操作。图2示出根据本实施例的存储器控制器106的示意图。存储器控制器 107、108和109也分别具有与存储器控制器106相同的结构。存储器控制器 106、107、108和109为对相应存储器110、111、112和113同步执行存储器访问以分别执行数据写入或读取的处理单元。存储器控制器106、107、108和109提高了在整个服务器100中分别对相应存储器110、111、112和113 的访问速度。随后，存储器控制器106控制至存储器110的数据写入以及从存储器110中的数据读取。存储器控制器106包括历史存储器201、存储本文档来自技高网...
【技术保护点】
一种信息处理装置，该装置包括： 控制器，用于将数据划分为多个分开的数据； 多个存储单元，用于分别存储所述多个分开的数据； 多个存储控制器，用于将所述分开的数据写入相应的存储单元或从各所述存储单元中读取所述分开的数据； 多个历史存储单元，用于分别存储相应存储控制器的操作历史； 错误检测器，用于检测在所述分开的数据中的错误； 纠错控制器，用于控制纠错；以及 多个历史控制器，用于在纠错时分别控制在相应的历史存储单元中的历史更新。
【技术特征摘要】
JP 2006-12-22 2006-3466871.一种信息处理装置，该装置包括控制器，用于将数据划分为多个分开的数据；多个存储单元，用于分别存储所述多个分开的数据；多个存储控制器，用于将所述分开的数据写入相应的存储单元或从各所述存储单元中读取所述分开的数据；多个历史存储单元，用于分别存储相应存储控制器的操作历史；错误检测器，用于检测在所述分开的数据中的错误；纠错控制器，用于控制纠错；以及多个历史控制器，用于在纠错时分别控制在相应的历史存储单元中的历史更新。2. 根据权利要求1所述的信息处理装置，其中该纠错控制器将多个纠错 信号同步地发送至多个历史停止单元，其中所述纠错信号用以表示对纠错的 控制。3. 根据权利要求1所述的信息处理装置，其中该控制器以冗余方式产生 所述分开的数据。4. 根据权利要求1所述的信息处理装置，其中该控制器管理在所述存储 单元中的所述分开的数据的多个地址。5. 根据权利要求4所述的信息处理装置，其中该控制器通过建立在该控 制器中的所述分开的数据的地址以及在该存储单元中的所述分开的数据的 地址之间的对应关系，使用地址查找表，来管理在该控制器中的所述分开的 数据的...
【专利技术属性】
技术研发人员：高久和也，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]
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