控制装置（Ｄ）是包括至少两个内核（Ｃ１，Ｃ２）的集成电路（ＩＣ）的一部分，所述内核通过总线（ＢＣ１，ＢＣ２）与存储器（Ｍ）耦接，该存储器（Ｍ）被布置用于存储将在这些内核（Ｃ１，Ｃ２）之间传送的数据。该控制装置（Ｄ）包括至少一个标志寄存器（ＦＲ１，ＦＲ２），所述标志寄存器通过总线（ＢＣ１，ＢＣ２）与内核（Ｃ１，Ｃ２）耦接并被布置用于在Ｎｉ个地址处存储Ｎｉ个标志值，所述Ｎｉ个标志值与通过所述内核之一存储到存储器（Ｍ）中并准备朝向另一个内核传送的数据相关，由所述内核之一（Ｃ１，Ｃ２）借助于表示第一地址的命令而能够对存储在第一地址处的每个标志值进行设置或重置，由此将允许由另一个内核（Ｃ２，Ｃ１）借助于表示第二地址的命令对存储在第二地址处的另一个标志值同时进行设置或重置。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及集成电路，更精确地说涉及这种集成电路的内核(或 处理器)之间的通信同步。
技术介绍
在大多数复杂集成电路内部，固件被分布在若干个内核(或处理 器)上。在用于通讯设备(例如移动电话)中的基带装置的集成电路 中特别是这样的情况。时常，一个主内核或处理器，称作CPU(控制处理单元)，专用于 系统控制，并且一个或者多个专门的内核或处理器，称作DSP (数字 信号处理器)，专用于特定的数字数据处理，例如音频处理、视频解 码或通信信道编码。如图1中所示的，为了在两个内核Cl和C2之间实现实时双通信(即数据传输)，已经建议将一个DPRAM存储器(双端口随机存取存 储器)M连接至这些内核中每一个的数据和地址总线。回想起来这类 存储器是易失性存储器，其通常具有16或32位宽度，并且可同时由 两个内核(或处理器)访问。利用这种方案(图1中所示的)，所述 两个内核Cl和C2把DPRAM存储器M视作一个标准存储器，并且可在 其地址的任何一个地址上读取或写入字。唯一限制是当一个内核正在 一个DPRAM存储器存储区域中写入数据时，另一个内核不能访问该 DPRAM存储器存储区域。如本专业技术人员所周知的，通过标准DPRAM存储器M使两个内 核Cl和C2同步的一般方式是使用标志。回想标志是在所述DPRAM 存储器M内部的一个地址处存储的二进制值。标志用来向第一内核(C1或C2)发信号来表明第二内核(C2或C1)已经完成一项操作或 一项任务(例如语音数据的编码)并且由所述操作或任务得到的数据已经通过该第二内核被存储在所述DPRAM存储器M的一部分DS中并 可被传送到第一内核中。每个标志只在内核之间的一个方向上被使用例如内核Cl轮询一个标志，等待其值改变(从0至1)，而当内核C2已经完成与该标志对应的操作时就改变该标志的值(从0至如图2中所示，由于上述的DPRAM存取限制，不能以相同的DPRAM 字在所选地址处存储不同的标志。实际上，如果我们假定以相同的 DPR認字在所选地址处存储两个标志X和Y,其中二者的值都被设置为 零(0)，则当内核Cl将标志X设置为一 (1)并且内核C2检查标志 X的值时，内核C2必须重置标志X (从1至0)，并且如果所述内核 Cl设置标志Y而内核C2正在重置标志X，则内核C2会丢掉标志Y。 此外，当两个内核Cl和C2同时写入时，所述字中的每个标志的值将 变成是不确定的。所以，必须是每个字进而是每个地址只存储一个标 志，这在存储器容量方面代价较高，特别是当DPRAM存储器具有32位 宽度时(例如对于128个一位的标志， 一个标志会损失496位 (128x31))。
技术实现思路
所以，本专利技术的目的是改进所述情形，更精确地说提出一种用于 通过一个例如DPRAM型的存储器使两个内核之间的通信同步的容易 方式，而不会破坏大量的存储器容量。为此目的，本专利技术提供一种用于集成电路的控制装置，该集成电 路包括至少两个内核，所述至少两个内核通过总线与一个存储器耦接， 所述存储器被布置用于存储将要在这些内核之间传送的数据。该控制 装置的特征在于包括至少一个标志寄存器，其通过它们的总线与所述 内核耦接并被布置用于(在Ni个地址处)存储Ni个标志值，所述标 志值与通过所述内核之一存储到所述存储器中并准备朝向另一个内 核传送的数据相关。由所述内核之一借助于表示该第一地址的命令 (或指令)而能够对存储在第一地址处的每个标志值进行设置或重置， 由此将允许由另一个内核借助于表示该第二地址的命令(或指令)对存储在第二地址处的另一个标志值同时进行设置或重置。根据本专利技术的控制装置可以包括被分开地或组合考虑的附加特征，并且显著的是-它可以包括i)至少一个第一标志寄存器，其与所述总线耦接并且被布置用于在Nl个地址处存储Nl个标志值，所述Nl个标志值与通过所述内核中的第一内核存储到所述存储器中并准备朝向这些 内核中的第二内核传送的数据相关，对于存储在第一寄存器的第一地 址处的每个标志值，能够借助于表示第一地址的命令来由第一内核对其进行设置，并由所述第二内核对其进行重置；和ii)至少一个第 二标志寄存器，其与所述总线耦接并被布置用于在N2个地址处存储 N2个标志值，所述N2个标志值与通过第二内核存储到所述存储器中 并准备朝向第一内核传送的数据相关，对于存储在第二寄存器的第一 地址处的每个标志值，能够借助于表示第一地址的命令由第二内核对 其进行设置，并由第一内核对其进行重置；-每个标志寄存器可以包括i)第一控制装置，其包括与连接 到第一内核的总线相连接的第一输入端、Ni个第一输出端和第一标 志值读取和写入装置；ii)第二控制装置，其包括与连接到第二内核 的总线相连接的第二输入端、Ni个第二输出端和第二标志值读取和 写入装置；和iii)存储装置，其包括具有Ni个各自地址的Ni个存 储区域，它们被布置用于分别存储Ni个标志值并分别与第一输出中 的一个和第二输出中的一个连接；-控制装置每次接收到表示这些若干存储区域的各自地址的单 个命令时，所述第一和第二控制装置中的每一个可以被布置用于对存 储到所述存储装置的若干存储区域中的若干标志值进行设置和/或重 置；-控制装置可以包括所述存储器，所述存储器例如可以是DRPAM 存储器或R認存储器。本专利技术还提供一种用于电子设备的集成电路，其包括一个如上 所述的控制装置。本专利技术还提供一种电子设备，其包括一个如上所述的集成电路。该电子设备可以是计算机(个人计算机或膝上计算机)、电话机(移 动电话、无绳电话或固定电话)、个人数字助理(或PDA)、或音乐播放器(例如MP3播放器)。附图说明本专利技术的其它特征和优点通过此后的详图说明和附图将变得显而易见，其中图1示意地表示其中两个内核与一个公用DPR認存储器耦接的 现有集成电路的一部分；图2示意地表示DPRAM存储器和在该DPRAM存储器内部存储标 志的方法；图3示意地表示其中两个内核与一个存储器和根据本专利技术的控 制装置的第一示例耦接的集成电路的一部分；图4示意地表示其中两个内核与根据本专利技术的控制装置的第二 示例耦接的集成电路的一部分；图5功能上表示图3中所示的控制装置的标志寄存器的实施例 的一个示例；和图6示意地表示专用于处理单个位标志值的标志寄存器的一部 分的实施例的一个示例。具体实施例方式附图不仅可以用于完成本专利技术，如果有必要时还有助于对其进 行定义。首先参考图3说明根据本专利技术的控制装置D的实施例的一个非 限制(第一)示例。该控制装置D组成集成电路IC的一部分，可以将 其安装到一个电子设备EE中。在下面的说明中将电子设备EE看作是一个移动电话。但是可以 将根据本专利技术的集成电路IC安装在其中需要将固件分布在若干内核 (或处理器)上的任何电子设备中。所以，它例如可以是计算机(个 人计算机或膝上计算机)、无绳电话、固定电话、个人数字助理(或PDA)或音乐播放器(例如MP3播放器)。如之前提及的，根据本专利技术的控制装置D有助于通过公用存储器 M使集成电路IC的两个内核Cl和C2之间的双向通信同步。在下面的说明中，将考虑公用存储器M是DPRAM存储器(双端 口随机存取存储器)，其与第一 (地址和数据)总线BC1和第二 (地 址和数据)总线BC2连接，所述第一总线BC1和第二本文档来自技高网...
【技术保护点】
一种用于集成电路（ＩＣ）的控制装置（Ｄ），所述集成电路（ＩＣ）包括至少两个内核（Ｃ１，Ｃ２），它们通过总线（ＢＣ１，ＢＣ２）与存储器（Ｍ）耦接，所述存储器（Ｍ）被布置用于存储将在所述内核（Ｃ１，Ｃ２）之间传送的数据，所述控制装置（Ｄ）的特征在于包括至少一个标志寄存器（ＦＲｉ），所述标志寄存器通过所述总线（ＢＣ１，ＢＣ２）与所述内核（Ｃ１，Ｃ２）耦接并且其被布置用于在Ｎｉ个地址处存储Ｎｉ个标志值，所述Ｎｉ个标志值与通过所述内核之一存储到所述存储器（Ｍ）中并准备朝向所述内核中的另一个传送的数据相关，由所述内核之一（Ｃ１，Ｃ２）借助于表示所述第一地址的命令而能够对存储在第一地址处的每个标志值进行设置或重置，由此将允许由另一个内核（Ｃ２，Ｃ１）借助于表示所述第二地址的命令对存储在第二地址处的另一个标志值同时进行设置或重置。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：弗朗索瓦尚塞尔，帕特里克富尔切里，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]
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