在一些实施例中，芯片包括请求队列和调度电路，该请求队列包含写请求，该调度电路用于调度命令，所述命令包括对写请求进行响应的命令。该芯片还包括模式选择电路，用来监视请求队列并对其进行响应从而为调度电路选择第一或者第二模式，其中，在第一模式中，调度电路将某些命令作为单独的单命令进行调度，在第二模式中，调度电路调度合并命令来表示多于一个的单独的单命令。还描述了其它实施例。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的实施例涉及存储系统，其中，存储器控制器在第一模式和第二模式之间动态改变，在第一模式中，存储器控制器以单独的单命令(single command)来提供某些命令，而在第二模式中，存储器控制器提供一合并命 (consolidated command)来表示多个单命令。
技术介绍
对于存储系统中的存储设备，已经提出了多种方案。例如，在典型的 同步动态随机存取存储器(SDRAM)系统中，存储设备通过双向数据总线来 传递数据，并通过命令和地址总线来接收命令和地址。在多点配置(耦合三 个或更多的点)中，存储设备具有连接到总线的短线(stub)。其它设计包括 点对点信号传输(两点耦合)。点对点信号传输可以是单向或双向的。信号 传输可以是单端的(single ended)或者差分的(differential)。在一些系统中， 地址、命令以及写数据可能在同一导线上。存储器控制器给存储设备提供各种命令。这些命令包括激活命令 (ACT)、预充电命令(PRE)、读命令(RD)和写命令(WR)。读命令和写命令有 时被称为CAS命令。存储模块包括基板(substmte)，其上布置有多个存储设备。存储设备可 以位于基板的仅一侧或者基板的两侧。在某些系统中，基板上还可以布置 缓冲器。对于至少一些信号，缓冲器在存储器控制器(或者另一个缓冲器) 和模块上的存储设备之间充当接口。在这样的有缓冲系统中，在存储器控 制器和缓冲器之间使用的信号传输可以不同于在缓冲器和存储设备之间所 使用的。双列直插存储模块(DIMM)是存储模块的一个例子。多个模块可以 是串行的和/或并行的。 一个系统可以包括一个或多于一个的存储通道。一些计算机系统中， 一些存储设备在主板上，而其它存储设备在主板 上的连接器中的存储模块或者其它插卡上。在一些存储系统中，存储设备接收信号并将其中继到其它存储设备， 并且向下一个存储设备提供所请求的数据信号。通过点对点单向返回链路， 从环状的一连串存储设备中的最后一个存储设备、或者从并非是该一连串 中最后一个存储设备的那个存储设备，可以将读数据信号提供给存储器控 制器。存储器控制器已被用于芯片组中枢(hub)中以及包含处理器核心的芯片中。 一些计算机系统包括无线发射机和接收机电路。 附图说明从下面给出的详细说明中，以及从本专利技术的实施例的附图中，将会更 完整地理解本专利技术，然而，不应将这些当作把本专利技术限制到所述的具体实 施例，而是仅用于解释和理解。图l是根据本专利技术一些实施例，包括了存储器控制器和存储设备的系 统的方框图。图2是根据本专利技术一些实施例，图1中的存储器控制器的某些细节的 方框图。图3是说明本专利技术一些实施例的某些方面的流程图。 图4是根据本专利技术一些实施例，图1中的存储器控制器的某些细节的 方框图。图5是根据本专利技术一些实施例，图1中的存储设备的某些细节的方框图。图6是根据本专利技术一些实施例，图5中的一部分的某些细节的方框图。 图7和8每个都是说明本专利技术一些实施例的某些方面的时序图。 图9至13每个都是根据本专利技术一些实施例的系统的方框图。具体实施例方式参见图1，系统IO包括存储器控制器12以及存储设备14。在图1的 特定实施例中，信号通过单向点对点链路18从存储器控制器12传送到存 储设备14，以及通过单向点对点链路20从存储设备14传送到存储器控制 器12。在一些实施例中，链路18上的信号包括命令、地址和写数据信号，链路20上的信号是读数据。例如，链路18包括6个导线路径(conductor lane)，链路20包括8个导线路径，每一个可以包括一条导线或者具有差分 信号传输的两条导线。按照惯例，从存储器控制器12到存储设备14的信 号被称为往南的(SB)，而从存储设备14到存储器控制器12的信号被称为 往北的(NB)，但这种惯例并非必须。存储设备12可以是DRAM或者其它 类型的存储设备。存储器控制器12的一些不同的实施例提供不同的命令给存储设备14。 这些命令包括单命令(单个的激活命令(ACT)、预充电命令(PRE)、单个的读 命令(RD)、单个的写命令(WR))以及合并命令(合并的激活/读命令 (ACT/RD)、合并的激活/写命令(ACT/WR))。读命令和写命令有时被称为 CAS命令。因此，ACT/RD和ACT/WR命令可以更一般地称为ACT/CAS 命令。也可以有其它的命令。在图l的例子中，更多的路径专用于读数据而非命令、地址和写数据 的一个原因就是，希望保持路径总数小于一个特定数目，并且大部分应用 趋向于更加是读密集型的而非写密集型的。尽管如此，在一些情况下，SB 链路18的可用带宽(BW)可能被严格限制。 一种释放链路18的容量的方式 就是提供合并命令。单命令的优点之一就是它们更可能被最优地调度。(本文中，"最优的" 并不一定表示数学上的最优，而是表示至少一般上接近于数学上的最优)。 在一些实施例中，利用即时(JIT)调度，命令次序可以在稍后的时间决定， 甚至在可能的最后时间决定，结果是最优的调度。此外，利用JIT调度， 围绕存储设备核心定时约束而进行的调度可以更具灵活性。然而，这些单 命令潜在的不足就是链路18上的命令通信量可能增加，从而降低可用的写 数据BW，并且在某些情况下加剧了写BW限制问题。为解决这一问题，调度电路32可以在写数据通信量不是特别高的时候 调度单命令，而在写数据通信量特别高的时候调度合并命令。图2说明了包括在存储器控制器12的一些实施例中的某些细节，但本 专利技术并不受限于这些细节。图12包括读请求队列26和写请求队列28。来 自读请求队列26的读请求和来自写请求队列28的写请求被提供给调度电 路32，该调度电路可以响应于这些请求为存储设备14调度读和写命令。命令状态选择电路30至少部分地基于对写请求队列28的分析，决定调度 电路32应处于第一还是第二模式。在第一模式中，调度电路32将激活命 令和读命令作为分别的单命令来进行调度，将激活命令和写命令作为分别 的单命令来进行调度。在第二模式中，调度电路32调度相应的合并的激活 /读命令和激活/写命令。调度电路32调度的命令由发射机36提供给链路 18。存储器控制器12还包括接收机38，用于接收链路20上的信号。存储 器控制器12包括图2中未示出的其它电路。图3是说明一些实施例中存储器控制器12的某些方面的流程图。在其 它实施例中，存储器控制器12的操作可以稍有不同。参见图3，调度电路 32考虑要调度的下一条命令(框40)。如果下一条命令是预充电命令或者带 有页面命中的CAS (读或写)命令，则调度电路32把预充电、读或写命令 作为单命令进行调度。如果要考虑的下一条命令是激活命令，这意味着随后跟着的会是读命 令或写命令。这时，如果存储器控制器12处于第一模式，调度电路32把 激活命令作为单命令进行调度(框42)，如果存储器控制器12处于第二模 式，调度电路32把激活命令作为一合并命令(ACT/RD或ACT/WR)的一部 分进行调度(框46)。判定框44表示判断存储器控制器12处于第一还是第 二模式。模式选择电路30决定调度电路32将处于第一还是第二模式。模式选 择电路30作出决定的方式是多样的。一种就是设定关于写请求队列的填满本文档来自技高网...
【技术保护点】
一种芯片，包括：请求队列，包含写请求；调度电路，用于调度命令，所述命令包括对所述写请求进行响应的命令；以及模式选择电路，用于监视所述请求队列，并响应于该请求队列而为所述调度电路选择第一或者第二模式，其中，在所述第一模式中，所述调度电路将某些命令当作单独的单命令进行调度，在所述第二模式中，所述调度电路调度合并命令来表示多于一个的单独的单命令。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：S陈，RB奥斯本，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]
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