一种基于CPRI协议的速率匹配设计方法、系统及相关装置制造方法及图纸

本发明专利技术公开一种基于CPRI协议的速率匹配设计方法、系统及相关装置，速率匹配方法包括如下步骤：步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据。本申请提供了一种实现方式简单，基于CPRI协议的速率匹配和解速率匹配方法，以及应用该方法的相关设备，整个系统以保证用户IQ数据无损、不丢失的高速传输。不丢失的高速传输。不丢失的高速传输。

【技术实现步骤摘要】
一种基于CPRI协议的速率匹配设计方法、系统及相关装置


[0001]本专利技术涉及无线通信领域，尤其涉及一种基于CPRI协议的速率匹配设计方法、系统及相关装置。

技术介绍

[0002]随着5G技术的广泛应用，基带信号带宽大大增加，对数据传输的要求不断提高， 因此通用公共无线接口联盟定制了开放的接口标准——CPRI协议，作为基站侧无线控制设备（REC）与无线设备（RE）或者RE与RE之间的通信标准，遵循该协议的接口可以互相连通，灵活有效地进行数据传输。CPRI协议传输的数据流类型包含用户平台数据，即基带的IQ数据、控制管理层数据以及同步信息。CPRI接口不仅节约了产品成本，同时提高了其通用性和设备间链路连接的灵活性。
[0003]CPRI接口通过在一个基本帧的前几个周期传输控制字来保证数据传输的可靠性，Xilinx公司的CPRI IP核的工作原理是在控制字周期不接收用户的IQ数据，而从其他端口读取控制字相关信息，因此为了保证用户的IQ数据无损、不丢失的进行传输，需要对发送的IQ数据进行速率匹配，相应地在接收数据时需要做解速率匹配，以保证数据速率和CPRI的线速率一致，所以针对这一问题设计了一种基于CPRI协议的速率匹配和解速率匹配方法显得尤为重要。

技术实现思路

[0004]为实现上述目的：提供了一种实现方式简单，基于CPRI协议的速率匹配和解速率匹配方法，以保证用户IQ数据无损、不丢失的高速传输。
[0005]为了解决上述技术问题，本专利技术采用的技术方案为：一种适用于CPRI协议的速率匹配方法，所述速率匹配方法包括如下步骤：步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据。
[0006]进一步的，所述步骤一中，所述CPRI接口支持多种线速率，多种传输数据格式；配置CPRI的工作参数包括：主从工作模式、线速率、参考时钟、状态管理寄存器配置时钟、光纤收发器配置。
[0007]进一步的，所述步骤二中，通过截位和组合的方式将接收的IQ两路数据转换成符合CPRI线速率的数据，具体流程如下：步骤2.1，利用先进先出器FIFO实现数据从ADC时钟域到CPRI时钟域的转换；步骤2.2，通过分别将最低位置零的方式实现对IQ两路数据的截位处理，然后再整合成新的数据，位宽不变，其中高位为IQ数据有效位，低两位为无效位；
步骤2.3，利用两个寄存器组实现对以基本帧为单位数据的乒乓缓存，即先将第一个基本帧的数据全部缓存到第一个寄存器组中，然后再缓存第二个基本帧的数据到第二个寄存器组中，重复步骤2.3直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；步骤2.4，通过乒乓读取的方式读取两个寄存器组中的数据，即先读取第一个寄存器组中的数据，全部读出之后再读取第二个寄存器组中的数据，重复步骤2.4中乒乓读取的操作直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；提取相邻的两组IQ数据的有效位进行组合，组合后的数据位宽和CPRI接口传输数据位宽一致。
[0008]进一步的，所述步骤三中的具体流程如下：步骤3.1，采用寄存器对CPRI接收数据进行拆分，即将当前时刻接收的数据移位后缓存到寄存器中；步骤3.2，将当前时刻寄存器中的值，即上一时刻缓存到寄存器中的值，与当前时刻接收的数据组合得到当前时刻的恢复数据；步骤3.3，利用先进先出器FIFO对恢复数据的进行连续输出；步骤3.4，将数据从CPRI时钟域到DAC时钟域的转换。
[0009]本专利技术还提供适用于CPRI协议的速率匹配系统，所述系统包括：ADC模块，所述ADC模块将中频信号转换成带宽为基带信号；速率匹配模块，所述速率匹配模块将IQ数据通过截位和组合的方式转换成符合CPRI线速率的传输数据格式；CPRI模块，所述CPRI模块用于发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据；解速率匹配模块，所述解速率匹配模块将CPRI输出数据通过拆分、补位的方式恢复成无线帧数据；DAC模块，所述DAC模块将带宽的基带信号转换成中频信号。
[0010]进一步的，所述速率匹配系统应用于基站侧无线控制设备REC以及无线设备RE上；所述基站侧无线控制设备REC以及无线设备RE根据其在系统中的作用定义为发送装置或接收装置。
[0011]上述系统中的接收装置为解速率匹配接收装置，其中，解速率匹配模块的作业包含以下几个步骤：步骤一，从第1个时钟周期开始，在各时钟周期内，将CPRI输出数据先右移n
‑
(a
‑
1)*m位再左移n
‑
(a
‑
1)*m位，再缓存到第一寄存器中，a为时钟周期；将第一寄存器的值置零，与此同时，再将CPRI输出数据右移m位，再左移m位，缓存到第二寄存器中；以a个时钟周期为单位，循环往复，从而实现将发送端组合的相邻的两个IQ数据拆分开来；步骤二，从第1个时钟周期开始，在各时钟周期内，在各时钟周期内，先将CPRI输出数据左移a*m位，再与当前时刻第一寄存器中的数值进行相或运算，作为输出结果，a为时钟周期序号；以a个时钟周期为单位，循环往复，从而实现将CPRI输出数据恢复成无线帧的IQ数据；步骤三，设置FIFO的写入读出位宽以及读写时钟，将步所述骤二中的输出结果按照时钟周期依次写入FIFO中，在前a个时钟周期内，控制FIFO读出数据作为解速率匹配模块
的输出结果，在第a+1个时钟周期，将第二寄存器中的值作为解速率匹配模块的输出结果，以a+1个时钟周期为单位，循环往复，从而实现了解速率匹配模块的数据连续输出；步骤四，设置FIFO的写入读出位宽，并设定其写入时钟为CPRI时钟域，，读出时钟为DAC时钟域，实现数据从CPRI时钟域到DAC时钟域的转换。
[0012]上述系统中的发送装置为速率匹配发送装置，其中，速率匹配模块的作业包含以下几个步骤：步骤一，采用FIFO方式实现数据从ADC时钟域到CPRI时钟域的转换，设置FIFO写入读出数据位宽，写时钟为ADC模块的时钟，读时钟为CPRI模块的时钟；步骤二，将输入的IQ数据进行截位处理，将IQ数据的最低位置为0，保留高15位的数据，然后再重新拼接成新数据；步骤三，将经过截位拼接处理后的数据，相邻两个进行组合输出。
[0013]一种计算机可读存储介质，存储有计算机可执行指令，所述计算机可执行指令用于执行如上述的适用于CPRI协议的速率匹配方法。
[0014]本专利技术提供的基于CPRI协议的速率匹配设计方法具有以下有益效果：发送端通过对数据进行截位、组合的方式实现数据速率和CPRI线速率一致，接收端相应地通过拆分、补位的方式从CPRI接收数据中恢复无线帧的IQ数据，从而保证了数据在高速传输过程中无损、不丢失。本专利技术的所述的设计方法实现简单，可以根据线速率的不同灵活修本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于CPRI协议的速率匹配方法，其特征在于，所述速率匹配方法包括如下步骤：步骤一，配置CPRI接口的工作参数，生成可例化的功能模块；步骤二，通过截位和组合的方式，将经过ADC处理的IQ两路数据的速率转换成所述CPRI接口的线速率；步骤三，利用拆分和补位的方式，将CPRI接口输出数据转换成具有无线帧速率的IQ两路数据。2.如权利要求1所述的一种适用于CPRI协议的速率匹配方法，其特征在于，所述步骤一中，所述CPRI接口支持多种线速率，多种传输数据格式；配置CPRI的工作参数包括：主从工作模式、线速率、参考时钟、状态管理寄存器配置时钟、光纤收发器配置。3.如权利要求1所述的一种适用于CPRI协议的速率匹配方法，其特征在于，所述步骤二中，通过截位和组合的方式将接收的IQ两路数据转换成符合CPRI线速率的数据，具体流程如下：步骤2.1，利用先进先出器FIFO实现数据从ADC时钟域到CPRI时钟域的转换；步骤2.2，通过分别将最低位置零的方式实现对IQ两路数据的截位处理，然后再整合成新的数据，位宽不变，其中高位为IQ数据有效位，低两位为无效位；步骤2.3，利用两个寄存器组实现对以基本帧为单位数据的乒乓缓存，即先将第一个基本帧的数据全部缓存到第一个寄存器组中，然后再缓存第二个基本帧的数据到第二个寄存器组中，重复步骤2.3直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；步骤2.4，通过乒乓读取的方式读取两个寄存器组中的数据，即先读取第一个寄存器组中的数据，全部读出之后再读取第二个寄存器组中的数据，重复步骤2.4中乒乓读取的操作直至所述步骤2.1中的信号有效标识拉低则结束对数据的缓存；提取相邻的两组IQ数据的有效位进行组合，组合后的数据位宽和CPRI接口传输数据位宽一致。4.如权利要求1所述的一种适用于CPRI协议的速率匹配方法，其特征在于，所述步骤三中的具体流程如下：步骤3.1，采用寄存器对CPRI接收数据进行拆分，即将当前时刻接收的数据移位后缓存到寄存器中；步骤3.2，将当前时刻寄存器中的值，即上一时刻缓存到寄存器中的值，与当前时刻接收的数据组合得到当前时刻的恢复数据；步骤3.3，利用先进先出器FIFO对恢复数据的进行连续输出；步骤3.4，将数据从CPRI时钟域到DAC时钟域的转换。5.适用于CPRI协议的速率匹配系统，其特征在于，所述系统包括：ADC模块，所述ADC模块将中频信号转换成带宽为基带信号；速率匹配模块，所述速率匹配模块将IQ数据通过截位和组合的方式转换成符合CPRI线速率的传输数据格式；CPRI模块，所述CPRI模块用于发送端对传输数据以基本帧为单位添加控制字，并转换成光口传输数据格式，相应地在接收端将光口数据转换成IQ数据；解速率匹配模块，所述解速率匹配模...

【专利技术属性】
技术研发人员：黄永明，张建，严小飞，尤肖虎，
申请(专利权)人：网络通信与安全紫金山实验室，
类型：发明
国别省市：