数据高速存储系统技术方案

本申请涉及一种数据高速存储系统，包括CPU模块、存储模块以及集成于同一个FPGA平台中的交互模块、缓存控制模块、DDR模块以及存储控制模块，在这些集成于FPGA平台中的模块内设置有嵌入式软核，这些嵌入式软核在CPU模块控制下实现各自不同的功能、以支持数据缓存与数据写盘，FPGA平台与CPU模块采用异构多核架构，CPU模块可以灵活控制FPGA平台中每一个嵌入式软核，进一步充分发挥嵌入式软核的处理能力，解决了传统技术中单一FPGA平台上软核处理能力不强的缺陷，实现数据的高速存储。实现数据的高速存储。实现数据的高速存储。

【技术实现步骤摘要】
数据高速存储系统


[0001]本申请涉及数据存储
，特别是涉及一种数据高速存储系统。

技术介绍

[0002]信息技术高速发展，数据处理的吞吐量越来越大，对高速存储的需求也越来越高，因此高速存储技术显得越发重要。
[0003]评估一个存储系统的质量，主要考虑存储数据的速度和存储容量。在保证稳定性的条件下，尽可能提高数据读写速率和存储容量，以便满足现代工业科科学研究对系统存储速度和容量的要求。在传统技术中为了实现高速存储一般采用的方式集成多个CPU和容量较大的存储器来实现数据存储，期望通过硬件资源上的提升来提高数据存储的效率。
[0004]通过“粗暴”堆叠硬件资源虽然可以一定程度上提升数据存储效率，但是当数据量较大、特别是需要高速存储时，这种方式由于无法充分利用硬件存储资源，存在存储效率提升瓶颈，无法实现大数据高速存储。

技术实现思路

[0005]基于此，有必要针对上述技术问题，提供一种可以实现数据高速存储的系统。
[0006]一种数据高速存储系统，包括CPU模块、交互模块、缓存控制模块、DDR模块、存储控制模块以及存储模块，所述交互模块、所述缓存控制模块、所述DDR模块以及所述存储控制模块集成于同一个FPGA平台；
[0007]所述CPU模块与所述交互模块连接，所述交互模块与所述DDR模块连接，所述DDR模块与所述缓存控制模块以及所述存储控制模块连接，所述存储控制模块与所述存储模块连接；
[0008]所述交互模块、所述缓存控制模块以及所述存储控制模块内设有嵌入式软核、且不同模块内的嵌入式软核在所述CPU模块的控制下实现不同的功能，所述FPGA平台与所述CPU模块构成异构多核架构。
[0009]在其中一个实施例中，所述交互模块包括相互连接的第一嵌入式软核和多点访问单元，所述多点访问单元分别与所述CPU模块以及所述DDR模块连接。
[0010]在其中一个实施例中，所述存储控制模块包括分别与所述DDR模块连接的第一存储控制单元、第二存储控制单元、第三存储控制单元以及第四存储控制单元；
[0011]所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内分别设置有嵌入式软核，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元分别与所述存储模块连接。
[0012]在其中一个实施例中，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内设置的嵌入式软核分别获取所述CPU模块下发的SATA控制链表，根据所述SATA控制链表控制数据流在所述DDR模块与所述存储模块之间交互。
[0013]在其中一个实施例中，所述第一存储控制单元包括相互连接的第二嵌入式软核和第一数据读写控制单元，所述第二存储控制单元包括相互连接的第三嵌入式软核和第二数据读写控制单元，所述第三存储控制单元包括相互连接的第四嵌入式软核和第三数据读写控制单元，所述第四存储控制单元包括相互连接的第五嵌入式软核和第四数据读写控制单元；
[0014]所述第一数据读写控制单元、所述第二数据读写控制单元、所述第三数据读写控制单元以及所述第四数据读写控制单元分别与所述DDR模块以及所述存储模块连接。
[0015]在其中一个实施例中，所述缓存控制模块包括第一缓存控制单元、第二缓存控制单元以及第三缓存控制单元，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元分别与所述DDR模块连接，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元内均设置有嵌入式软核。
[0016]在其中一个实施例中，所述第一缓存控制单元、所述第二缓存控制单元以及所述第三缓存控制单元内设置的嵌入式软核分别获取所述CPU模块下发的数据源控制链表，根据所述数据源控制链表控制数据缓存至所述DDR模块。
[0017]在其中一个实施例中，所述第一缓存控制单元包括第一实时缓存组件以及分别与所述第一实时缓存组件连接的第一高速接口和第六嵌入式软核；所述第二缓存控制单元包括第二实时缓存组件以及分别与所述第二实时缓存组件连接的第二高速接口和第七嵌入式软核；所述第三缓存控制单元包括第三实时缓存组件以及分别与所述第三实时缓存组件连接的第三高速接口和第八嵌入式软核；
[0018]所述第一实时缓存组件、所述第二实时缓存组件以及所述第三实时缓存组件分别与所述DDR模块连接，所述第一实时缓存组件、所述第二实时缓存组件以及所述第三实时缓存组件由逻辑设计实现数据直接存储访问至所述DDR模块。
[0019]在其中一个实施例中，所述DDR模块包括至少两组DDR单元，所述DDR单元之间采用乒乓方式实现数据流水缓存。
[0020]在其中一个实施例中，本申请数据高速存储系统还包括MB_TO_MB*模块，所述MB_TO_MB*模块用于实现不同嵌入式软核之间通信。
[0021]本申请数据高速存储系统，包括CPU模块、存储模块以及集成于同一个FPGA平台中的交互模块、缓存控制模块、DDR模块以及存储控制模块，在这些集成于FPGA平台中的模块内设置有嵌入式软核，这些嵌入式软核在CPU模块控制下实现各自不同的功能、以支持数据缓存与数据写盘，FPGA平台与CPU模块采用异构多核架构，CPU模块可以灵活控制FPGA平台中每一个嵌入式软核，进一步充分发挥嵌入式软核的处理能力，解决了传统技术中单一FPGA平台上软核处理能力不强的缺陷，实现数据的高速存储。
附图说明
[0022]图1为一个实施例中本申请数据高速存储系统的结构示意图；
[0023]图2为另一个实施例中本申请数据高速存储系统的结构示意图；
[0024]图3为一个应用实例中本申请数据高速存储系统的结构示意图；
[0025]图4为一个应用实例中本申请数据高速存储系统的数据交互示意图。
具体实施方式
[0026]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0027]如图1所示，本申请提供一种数据高速存储系统，包括CPU模块100、交互模块200、缓存控制模块300、DDR模块400、存储控制模块500以及存储模块600，交互模块200、缓存控制模块300、DDR模块400以及存储控制模块500集成于同一个FPGA平台；
[0028]CPU模块100与交互模块200连接，交互模块200与DDR模块400连接，DDR模块400与缓存控制模块300以及存储控制模块500连接，存储控制模块500与存储模块600连接；
[0029]交互模块200、缓存控制模块300以及存储控制模块500内设有嵌入式软核、且不同模块内的嵌入式软核在CPU模块100的控制下实现不同的功能，FPGA平台与CPU模块100构成异构多核架构。
[0030]CPU模块100作为控制指本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据高速存储系统，其特征在于，包括CPU模块、交互模块、缓存控制模块、DDR模块、存储控制模块以及存储模块，所述交互模块、所述缓存控制模块、所述DDR模块以及所述存储控制模块集成于同一个FPGA平台；所述CPU模块与所述交互模块连接，所述交互模块与所述DDR模块连接，所述DDR模块与所述缓存控制模块以及所述存储控制模块连接，所述存储控制模块与所述存储模块连接；所述交互模块、所述缓存控制模块以及所述存储控制模块内设有嵌入式软核、且不同模块内的嵌入式软核在所述CPU模块的控制下实现不同的功能，所述FPGA平台与所述CPU模块构成异构多核架构。2.根据权利要求1所述的系统，其特征在于，所述交互模块包括相互连接的第一嵌入式软核和多点访问单元，所述多点访问单元分别与所述CPU模块以及所述DDR模块连接。3.根据权利要求1所述的系统，其特征在于，所述存储控制模块包括分别与所述DDR模块连接的第一存储控制单元、第二存储控制单元、第三存储控制单元以及第四存储控制单元；所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内分别设置有嵌入式软核，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元分别与所述存储模块连接。4.根据权利要求3所述的系统，其特征在于，所述第一存储控制单元、所述第二存储控制单元、所述第三存储控制单元以及所述第四存储控制单元内设置的嵌入式软核分别获取所述CPU模块下发的SATA控制链表，根据所述SATA控制链表控制数据流在所述DDR模块与所述存储模块之间交互。5.根据权利要求3所述的系统，其特征在于，所述第一存储控制单元包括相互连接的第二嵌入式软核和第一数据读写控制单元，所述第二存储控制单元包括相互连接的第三嵌入式软核和第二数据读写控制单元，所述第三存储控制单元包括相互连接的第四嵌入式软核和第三数...

【专利技术属性】
技术研发人员：李开，谢启友，
申请(专利权)人：湖南博匠信息科技有限公司，
类型：发明
国别省市：