在电路设计中群集电路元件的方法和装置制造方法及图纸

一种装置、程序产品和方法，以产生电路元件到若干群集或组的分配，以便优化所期望的空间位置度量。例如，使用试探群集法可以将电路元件比如扫描启用的锁存器分配到各条扫描链，为电路设计优化扫描架构中扫描链的规划。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及计算机和计算机软件，更确切地说，涉及在集成电路 器件设计中使用的计算机软件。
技术介绍
随着半导体制造技术的进步，通常称为芯片的集成电路器件继续 变得更加强大而复杂。虽然早期的集成电路器件包括不足一百个晶体 管，但是当今把成百万的晶体管集成在单个集成电路器件中是很常见 的。这种增大的晶体管教量使得曾经需要几个集成电路器件的某些运 算现在能够在单个集成电路器件中实现，往往以更低的成本提供了更 高的性能。例如，在先前数据处理系统可能需要分开的集成电路器件 实现微处理器、存储器、总线接口和存储器控制器，芯片密度的进步 现在允许所有这些功能都集成在同一集成电路器件中。由于这样的器 件提供了高度的集成，所以它们一般被称为"单片系统(systems on a chip)"。芯片密度的提高也显著地影响了集成电路芯片所用的设计技术。典型情况下，在设计中不是手工地布置各个晶体管或逻辑门以获得所 期望的逻辑功能，而是将设计过程的功能方面与物理方面分开。典型 情况下，设计的功能方面通过称为逻辑设计的过程着手，它产生电路设计的功能定义，典型情况下以诸如VHDL或Verilog之类的硬件描 述语言(HDL)定义。电路的HDL表达在许多方面类似于软件程序， 因为HDL表达通常定义将要由电路设计执行的逻辑或功能。此外， 通过使逻辑设计与物理规划分开，能够以更高的抽象级别定义若干功 能。与创建HDL表达并行，典型情况下通过规划过程(往往称为集 成)创建电路设计的物理定义，以实质地创建逻辑门以及逻辑门之间 连接的"平面布置图"，表示所制造的集成电路上电路元件的实际物理 布局。为了釆用预定义的完整电路单元或块来协助规划，已经开发了 自动化工具，从而不再需要应付数以百万计的各个逻辑门。例如，为 了从设计的HDL表达产生随机逻辑宏(RLM)块，已经开发了合成 工具，因而规划设计的人员为了完成电路设计只须放置这些RLM块 并使之彼此相连。此外，某些设计加入了来自成品(OTS)逻辑块的 块，它们在各次设计中可重用。一旦创建了物理定义，便可以进行该设计的测试和仿真，以识别 一切潜在的计时和/或可制造性问题。 一旦已经确定该设计满足这些需 求，便可以采用该设计制造集成电路。集成电路已经变得更加复杂，开发和测试过程中所涉及的人数已 经大幅增加。事实上，在许多情况下执行逻辑设计过程的人员与执行 物理设计过程的集成者完全分开。不仅如此，随着集成电路日益变得 更复杂、更大、更快，计时问题变得更加显著，往往在规划已经进行 之后还需要修改设计的功能定义。在许多情况下，可能需要改写功能 定义、更新物理定义和重测物理定义的几次迭代，才能充分地解决计 时问题。所以，对于参与这些不同过程的不同人员，调整对功能定义 和物理定义的更新可能变得问题重重、耗时良多。例如在一个特定区域，规划过程可能需要修改功能定义的情形与本文所称的开销逻辑(overhead logic )相关联，即与电路设计所实施 的主逻辑中没有直接涉及的补充支持电路相关联。例如，为了对制成 的器件提供可测试性，大多数集成电路设计都包括扫描架构，其中集 成了称为扫描链的一条或多条锁存器串联链。串联链或扫描路径中的 锁存器用于，当配置为特定模式时，这些锁存器一起用作移位寄存器， 所以数据可以从单个来源移进锁存器链中以仿真不同的条件，并且器 件内产生的数据可以通过单个输出移出。因此，利用扫描架构，在任 何给定时刻器件中各种节点的当前状态可以受到控制和/或记录，后来 通过外部装备存取以验证制成器件的操作。扫描链中的锁存器串联地连接在一起，典型情况下每个锁存器都 具有扫描入端口和扫描出端口 ，每个锁存器的扫描入端口连接到其前 面锁存器的扫描出端口。虽然不太复杂的电路设计在单个扫描链中可 能包括几十或几百个锁存器，但是更复杂的设计，如许多SOC设计， 可能需要扫描架构中的几千个锁存器。不仅如此，为了确保将数据加 载进和卸栽出扫描架构所需的时间量，典型情况下使用多条扫描链， 需要将每个锁存器分配到特定扫描链，再分配到选定扫描链中的特定 位置。扫描架构可能需要将附加时钟控制信号分配到各个锁存器，以便 启动和以其他方式配置扫描链操作。对于更复杂的集成电路设计，施加在设计上的尺寸和计时约束往往需要使用分配树来分配时钟控制信 号以及其他开销的或非开销的全局信号。在分配树中，通过锁存器树 分配信号，以便为信号补充动力，缩短有效线路长度，并且减少散开 (fanout)问题，同时确保信号同时到达全部终点。结果，类似于将 锁存器分配到扫描链，往往需要将锁存器连接到来自分配树的适当信 号输出。作为一般设计规则，期望采用多条平衡的扫描链以缩短每条扫描 链的长度，并因此减少测试电路所需的时间量。不仅如此，往往期望 使扫描链中将锁存器连接在一起所用的线路长度最短，典型情况下通 过将物理位置彼此邻近的锁存器分组在同 一扫描链中而实现。往往期望在电路设计的功能定义中保持锁存器到扫描链和分配 树的分配。不过，对于逻辑设计之后进行的规划，只有在设计已经规 划之后，才能确定锁存器到扫描链的最优分配以及锁存器到信号分配 树的分配。往往需要逻辑设计者最初只不过根据有经验的猜测手工地 将锁存器连接到扫描链和分配树。作为规划和测试的结果，往往必须 手工地修改锁存器连接，以便缩短线路长度并实现计时需求。给定设 计过程的迭代性质，可能需要重复的手工修改。这又导致难以固定功 能定义，因为功能定义取决于规划改变，反之亦然。对于大器件集成，保持恰当分配变得有严重问题。例如，集成期 间当寄存器(即锁存器组)物理地移动任何显著距离时，它往往必须 连接到分配树的不同节点，并必须置于(可能不同的)扫描环的新位 置。典型的IP块可能具有几十个寄存器(结果是几百个锁存器)，每 个都需要进行单独的分配树和扫描链分配。取决于寄存器的物理位置某些设计尺寸可能产生大约150个不同的分配树信号以供选择，并且 可能加入25个或更多分开的扫描环。结果，分配的管理可能相当费力。 典型情况下，提高器件频率在设计中增加了更多的布局不稳定 性，迫使集成者对器件的平面布置图进行频繁改变。由于对扫描架构 的连接实际上不是功能逻辑的一部分，所以进行这些改变时通常不考 虑对扫描架构的后果。因此，在电路设计中管理扫描架构连接以及对 其他开销电路的连接，这方面的困难持续增加。
技术实现思路
本专利技术针对与现有技术相关联的这些和其他问题，在一方面提供 了采用试探群集法的装置、程序产品和方法，以产生电路元件到若干 群集或组的分配，以便优化所期望的空间位置度量。例如，根据本发 明的若干实施例可以用于将电路元件比如扫描启用的锁存器分配到各 条扫描链，以便为电路设计优化扫描架构中扫描链的规划。例如，按照本专利技术，在电路设计中群集电路元件时，可以通过将 电路设计中的多个电路元件分组到多个尺寸平衡的群集中，并且为所述多个电路元件试探地优化空间位置度量。所述试探优化可以通过下列步骤执行在所述多个群集之间迭代地进行群集之间电路元件的交 换，在进行所述交换后重新计算所述空间位置度量，以及根据所述重 新计算的空间位置度量选择地放弃所述交换。在本文附带并形成本文另外部分的权利要求书中，阐述了表现本 专利技术特征的这些和其他优点本文档来自技高网...

【技术保护点】
一种在电路设计中群集电路元件的方法，所述方法包括：　将电路设计中的多个电路元件分组到多个尺寸平衡的群集中；以及　迭代地为所述多个电路元件试探地优化空间位置度量：　在所述多个群集之间进行群集之间电路元件的交换；　在进行所述交换后重新计算所述空间位置度量；以及　根据所述重新计算的空间位置度量选择地放弃所述交换。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：M弗雷德里克森，GH翰德洛格坦，C麦克布里德，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]