一种应用于SAR-ADC的模拟域校准方法技术

本发明专利技术公开了一种应用于SAR

【技术实现步骤摘要】
一种应用于SAR
‑
ADC的模拟域校准方法


[0001]本专利技术涉及集成电路设计领域，特别涉及一种逐次逼近型模数转换器SAR
‑
ADC的电容阵列的模拟域校准方法。

技术介绍

[0002]随着集成电路工艺节点的继续推进，逐次逼近型模数转换器(简称SARADC)的优势逐渐显现出来，功耗低、面积小便是其优势之一。当今社会对移动电子设备的需求有增无减，缩小芯片面积依旧是移动电子设备研究的热点方向；
[0003]SARADC中电容阵列(CDAC)的逻辑开关阵列是数字控制电路中的一部分，其由基本逻辑开关单元多次重复调用构成，调用的次数取决于ADC的位数。Split
‑
Cap
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Array可以为每位电容减少一路逻辑电平，能有效降低逻辑复杂度，并减小数字逻辑面积；
[0004]电容在实际制造过程中会产生偏差，这会严重影响ADC的线性特性，降低ADC的精度。在高精度应用中，校准技术不可或缺。目前业界主流校准方式为前台校准，需要ADC停止工作后进行误差补偿，这样做的缺点在于校准无法跟随环境变化，而后台校准技术能克服这一缺点。

技术实现思路

[0005]本专利技术目的在于针对现有技术的不足，提出一种应用于SAR
‑
ADC的模拟域校准方法，在传统底极板采样电容阵列上做了改进，将每一位电容等分为二。相比于传统模式电容阵列中电容底极板有4个开关，本专利技术只有3个，减少了开关个数；此外，构造了等权重电容，为本专利技术校准方法提供了条件。
[0006]本专利技术的目的是通过以下技术方案来实现的：一种应用于SAR
‑
ADC的模拟域校准方法，所述方法具体如下：
[0007](1)运用基于拆分型电容阵列Split
‑
Cap
‑
Array的开关时序对模拟输入信号进行采样并转换成数字码，所述拆分型电容阵列包含n位主电容，每位主电容均拆分成两个相同的子电容，并且每个主电容附属一个补偿电容阵列。对模拟输入信号进行采样并转换成数字码具体过程如下：
[0008](1.1)对模拟输入信号进行采样，将模拟输入信号储存在主电容阵列的信息从底极板转移到顶极板；
[0009](1.2)将正端输入信号VIP和负端输入信号VIN进行比较，若比较结果为1，则正端输入信号VIP侧最高位电容接VREFP，负端输入信号VIN侧最高位电容接VREFN；若比较结果为0，则正端输入信号VIP侧最高位电容接VREFN，负端输入信号VIN侧最高位电容接VREFP；
[0010](1.3)比较后，输出的数字码不是最低位，则重复步骤(1.2)；若是最低位，直接输出数字码，最终得到输出的数字码序列。
[0011](2)将步骤(1)中得到的数字码序列，若数字码序列中第i位之后的逻辑电平全一致，则将此数字码序列记为标志码，且标志码中的第i位为校准位；i＝2,3,4,
…
,n，n为SAR
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ADC的位数；从低位到高位的顺序针对校准位进行模拟域校准；第i位校准位的校准过程如下：
[0012](2.1)配置异步时钟，额外产生两个周期用于校准，即总周期数目为SAR
‑
ADC位数n+2；
[0013](2.2)异步时钟产生的额外两个周期进行两次步骤(1.2)的比较过程，得到额外的两位数字码，这两次额外的比较结果决定补偿电容阵列如何切换；具体为：若得到的两位数字码不同，则不切换补偿电容阵列，若得到的两位数字码均为低电平，则切换VIN侧补偿电容，若得到的两位数字码均为高电平，则切换VIP侧补偿电容；
[0014](2.3)第i位电容的补偿电容阵列中具有若干个补偿电容，每次执行校准时，按照第i位电容的补偿电容阵列中从高位到低位的顺序切换一个补偿电容，直至所有补偿电容全部切换，则第i位校准位校准完毕。
[0015]进一步地，SAR
‑
ADC的采样电容底极板只与两种逻辑电平相连，无需连接VCM逻辑电平，顶极板只与一种逻辑电平VCM相连；所述两种逻辑电平为VREFP和VREFN。
[0016]进一步地，在执行校准前会判断第i位之前的校准位的电容是否已经全部校准完毕。若未校准完毕，则跳过第i位校准位的校准；若均校准完毕，则执行第i位校准位校准。
[0017]进一步地，第i位校准位的电容校准完毕的判断依据为：第i位校准位的电容附属的补偿电容阵列中的补偿电容均参与了校准。
[0018]进一步地，所述补偿电容阵列中补偿电容的个数，依据主电容容值大小决定，容值越大，补偿电容的个数越多。
[0019]进一步地，所述补偿电容阵列的单位电容要小于主电容阵列中的单位电容。
[0020]本专利技术的有益技术效果是：
[0021]第一、和传统底极板采样电容阵列相比，本专利技术所应用的电容阵列上不需要连接第三电平(VCM)，这样可以：
①
节省电容底极板与第三电平连接的开关MOS管，在多次重复调用的前提下，能有效降低版图布局布线复杂度；
②
逻辑电平往往需要由缓冲器电路提供，而缓冲器电路会占用大量功耗。省掉VCM意味着可以省掉一个缓冲器电路，从而大幅降低功耗；
[0022]第二、通过将大电容分解成更小的电容，在版图布局上更容易实现共质心结构，使得匹配特性更好，同时能降低版图中的走线复杂度；
[0023]第三、和传统前台数字校准相比，该种校准不需要停止ADC工作，而且能够跟随环境变化实时更新校准结果，确保校准的有效性；
[0024]第四、具有多层判断逻辑，有效避免了无效校准，从而节省功耗；
[0025]第五、由于是在模拟域进行失配补偿，从而避免了大量数字电路的开销，大幅降低了版图面积。
附图说明
[0026]下面将结合附图，对本专利技术的原理进行详细的阐述。
[0027]图1为本专利技术的SARADC架构图；
[0028]图2为传统底极板采样逻辑开关阵列示意图；
[0029]图3为拆分型底极板采样电容阵列逻辑开关阵列示意图；
[0030]图4为拆分型底极板采样电容阵列工作流程图；
[0031]图5为采样阶段至电荷重分配阶段开关切换示意图；
[0032]图6为第一次比较后切换开关示意图；
[0033]图7、图8为第二次比较后切换开关示意图；
[0034]图9、图10、图11、图12为第三次比较后切换开关示意图；
[0035]图13为校准顺序流程图；
[0036]图14为主电容阵列校准示意图；
[0037]图15为异步时钟根据检测到标志码触发校准时序；
[0038]图16为触发校准后补偿电容阵列切换机制；
[0039]图17为高位校准触发机制；
[0040]图18、图19、图20为触发主电容阵列MSB校准后产生两次额外补偿电容切换。
具体实施方式
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【技术保护点】

【技术特征摘要】
1.一种应用于SAR
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ADC的模拟域校准方法，其特征在于，所述方法具体如下：(1)运用基于拆分型电容阵列的开关时序对模拟输入信号进行采样并转换成数字码，所述拆分型电容阵列包含n位主电容，每位主电容均拆分成两个相同的子电容，并且每个主电容附属一个补偿电容阵列。对模拟输入信号进行采样并转换成数字码具体过程如下：(1.1)对模拟输入信号进行采样，将模拟输入信号储存在主电容阵列的信息从底极板转移到顶极板；(1.2)将正端输入信号VIP和负端输入信号VIN进行比较，若比较结果为1，则正端输入信号VIP侧最高位电容接VREFP，负端输入信号VIN侧最高位电容接VREFN；若比较结果为0，则正端输入信号VIP侧最高位电容接VREFN，负端输入信号VIN侧最高位电容接VREFP；(1.3)比较后，输出的数字码不是最低位，则重复步骤(1.2)；若是最低位，直接输出数字码，最终得到输出的数字码序列。(2)将步骤(1)中得到的数字码序列，若数字码序列中第i位之后的逻辑电平全一致，则将此数字码序列记为标志码，且标志码中的第i位为校准位；i＝2,3,4,
…
,n，n为SAR
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ADC的位数；从低位到高位的顺序针对校准位进行模拟域校准；第i位校准位的校准过程如下：(2.1)配置异步时钟，额外产生两个周期用于校准，即总周期数目为SAR
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ADC位数n+2；(2.2)异步时钟产生的额外两个周期进行两次步骤(1.2)的比较过程，得到额外的两位数字码，这两次额外的比较结果决定补偿电容阵列如何切换；具体为：若得到的两位数字码不同，则不...

【专利技术属性】
技术研发人员：欧阳煜东，虞小鹏，邱政，路昊炜，
申请(专利权)人：浙江大学，
类型：发明
国别省市：