一种数字逻辑电路及电子设备制造技术

本申请公开了一种数字逻辑电路及电子设备，其中数字逻辑电路包括：多个电路模块、选通模块、以及多个电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接。选通模块根据每个电路模块的多种功能信号，选通相应的电路模块使用共享单元。相较于现有技术，本申请中无需使用多路选通器的方式来分时复用共享单元，可以去除多路选通器对应的选通逻辑电路，从而简化了电路设计，同时，如果有时钟信号，还可以去除时钟线上的毛刺。的毛刺。的毛刺。

【技术实现步骤摘要】
一种数字逻辑电路及电子设备


[0001]本申请属于电路设计
，尤其涉及一种数字逻辑电路及电子设备。

技术介绍

[0002]数字逻辑电路设计中为了节省资源，有时候会多个电路模块共享一块RAM(Random Access Memory，随机存取存储器)或功能单元。如图1所示，传统的共享方式是在共享单元100的输入信号(信号/时钟)上加MUX(multiplexer，多路选通器)20以保证任意时刻只有一个电路模块驱动着该共享单元10的输入，同时该共享单元100的输出信号驱动所有电路模块的相关输入，因为每个电路模块都可以选择在自己不工作的时候忽略掉某些输入信号，这种驱动的方式一般不存在问题。
[0003]图1中的SEL就是传统设计中的多路选通线，图中，后缀_a代表a电路模块的信号，_b代表b电路模块的信号，比如A_a：a模块的地址总线；D_a：a模块的数据总线；CE_a：a模块的使能(高有效)；WE_a：a模块的写使能(高有效)；CLK_a:a模块的时钟；Q_a/Q_b:这组信号是共享单元10的输出，它同时接到a电路模块和b电路模块。...

【技术保护点】

【技术特征摘要】
1.一种数字逻辑电路，其特征在于，包括：多个电路模块、选通模块、以及多个所述电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接；所述选通模块包括多个选通单元，每个选通单元包括多个输入端和一个输出端；所述共享单元包括多个输入端和一个输出端；多个选通单元的输出端与共享单元的多个输入端一一对应连接；每个电路模块对应多种功能信号；选通单元的每个输入端对应接入各个电路模块的同一种功能信号；所述共享单元的输出端与各个所述电路模块的输入端连接；所述选通模块根据每个电路模块的所述多种功能信号，选通相应的电路模块使用共享单元。2.根据权利要求1所述的数字逻...

【专利技术属性】
技术研发人员：文湘鄂，徐辉，东健慧，王世超，张磊，刘洋，束文韬，宋磊，贾惠柱，
申请(专利权)人：北京博雅慧视智能技术研究院有限公司，
类型：发明
国别省市：