【技术实现步骤摘要】
分频器、分频方法及装置
[0001]本专利技术涉及通信领域，具体而言，涉及一种分频器、分频方法及装置。
技术介绍
[0002]多模分频器(Multi Modulus Divider，MMD)通常用于高速锁相环(Phase Locking Loop，PLL)电路中，将PLL输出的高频时钟分频后与参考时钟频率输入到鉴频鉴相器(Phase Frequency Detector，PFD)中进行比较，或将PLL输出的高频时钟分频后传输给数字电路。
[0003]随着集成电路的发展，以及系统对速度要求，PLL的输出频率越来越高，要求多模分频器工作较高的频率，同样对数字电路的工作频率要求进一步的提高。多模分频器输出时钟给数字电路时，在同样的频率下，时钟占空比越接近50％，数字电路进行综合的难度越低，且设计余量更大，故在当前对数字电路速率有较高要求的前提下，需要多模分频器输出的时钟具有较好的占空比。
[0004]传统的多模分频器输出时钟的占空比一般会随着分频系数的变化而变化，在多模分频器连续分频的范围内，并不能保证所有的分频系...
【技术保护点】
【技术特征摘要】
1.一种分频器，其特征在于，包括：第一计数单元，配置为获取时钟输入信号，第一置位信号以及第一复位信号，并根据所述时钟输入信号，所述第一置位信号以及所述第一复位信号进行计数，以输出第一计数信号；第二计数单元，配置为获取时钟输入信号，第二置位信号以及第二复位信号，并根据所述时钟输入信号，所述第二置位信号以及所述第二复位信号进行计数，以输出第二计数信号；控制单元，配置为根据所述第一计数信号生成第一输出信号，以及根据所述第二计数信号生成第二输出信号；所述控制单元还配置为，根据所述第一输出信号配置所述第二复位信号，以及根据所述第二输出信号配置所述第一复位信号；其中，所述第一复位信号为所述第二复位信号的反相信号；所述第一计数单元以及第二计数单元的模均为N，所述N为自然数。2.根据权利要求1所述的装置，其特征在于，所述分频器配置为，对所述时钟输入信号进行2N+2分频，或者，对所述时钟输入信号进行2N+3分频。3.根据权利要求2所述的装置，其特征在于，所述控制单元还配置为：获取所述第一置位信号以及CTRL信号，并根据所述第一置位信号以及所述CTRL信号生成所述第二置位信号。4.根据权利要求3所述的装置，其特征在于，所述控制单元包括加法器，其中，所述加法器配置为，获取所述第一置位信号以及所述CTRL信号，并对所述第一置位信号以及所述CTRL信号进行累加以生成所述第二置位信号。5.根据权利要求3或4所述的装置，其特征在于，所述分频器配置为：在所述CTRL信号指示为“0”的情形下，对所述时钟输入信号进行2N+2分频；或者，在所述CTRL信号指示为“1”的情形下，对所述时钟输入信号进行2N+3分频。6.根据权利要求1所述的装置，其特征在于，所述控制单元还配置为，对所述第一计数信号进行逻辑处理以生成所述第一输出信号，以及对所述第二计数信号进行逻辑处理以生成所述第二输出信号。7.根据权利要求1所述的装置，其特征在于，所述第一计数单元包括：第一触发子单元，由多个相互串联连接的D触发器构成；所述第一触发子单元配置为，获取所述时钟输入信号，所述第一置位信号以及所述第一复位信号，并根据获取所述时钟输入信号，所述第一置位信号以及所述第一复位信号以输出第一触发输出信号；与非门子单元，配置为获取所述第一触发输出信号以及逻辑输入信号，并根据所述第一触发输出信号以及所述逻辑输入信号输出第一逻辑输出信号；第二触发子单元，配置为根据所述第一逻辑输出信号以输出第一计数信号；所述第二触发子单元还配置为，根据所述第一计数信号配置所述逻辑输入信号。8.根据权利要求1所述的装置，其特征在于，所述第二计数单元包括：第三触发子单元，由多个相互串联连接的D触发器构成；所述第三触发子单元配置为，获取所述时钟输入信号，所述第二置位信号以及所述第二复位信号，并根据获取所述时钟输入信号，所述第二置位信号以及所述第二复位信号以输出第二触发输出信号；与非门子单元，配置为获取所述第二触发输出信号以及逻辑输入信号，并根据所述第
二触发输出信号以及所述逻辑输入信号输出第二逻辑输出信号；第四触发子单元，配置为根据所述第二逻辑输出信号以输出第二计数信号；所述第二触发子单元还配置为，根据所述第二计数信号配置所述逻辑输入信号。9.一种分频方法，其特征在于，应用于上述权利要求1至8任一项中所述的分频器，所述...
【专利技术属性】
技术研发人员：杨亚风，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：
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