系统间的精确定时技术方案

集成电路系统(2)包含第一处理模块4和第二处理模块6。所述第一处理模块(4)包含第一处理器(12)、第一时钟(10)和第一存储器(14)；所述第二处理模块(6)包含第二处理器(18)、第二时钟(16)和第二存储器(20)。所述第一处理模块(4)向所述第二处理模块(6)发送时间标记信号，并且将所述第一时钟(10)的第一值存储到所述第一存储器(14)，所述信号在所述第一时钟处发送。所述第二处理模块(6)将所述第二时钟(16)的第二值存储到所述第二存储器(20)，所述信号在所述第二时钟处接收。所述第一处理模块(4)向所述第二处理模块(6)发送命令，其中所述命令包括任务相对于所述第一值的执行时间。所述第二处理模块(6)确定相对于所述第二值的所述任务的所述执行时间，并且在所述执行时间执行所述任务。

【技术实现步骤摘要】
【国外来华专利技术】系统间的精确定时本专利技术涉及电路系统内时钟的同步。集成电路系统通常包含几个组件模块，每个组件模块具有它们自己的独立的时钟(例如调制解调器和RF基带处理器)。这些时钟可以在不同的时间开始，或者可以具有不同的位数，使得难以在不同的组件之间调度任务。此外，时钟通常以稍微不同于其标称值的实际频率操作(例如，由于温度波动或制造变化)，从而导致一个或多个假定应同步的时钟相对于彼此漂移。这可能导致定时误差，并且再次增加了在不同组件之间调度任务的难度。为了减轻这些问题，系统内的不同时钟可以被同步。IEEE1588标准定义了精确时间协议(PTP)，所述精确时间协议提出了一种方法，网络上的时钟可以通过所述方法被精确地同步。PTP涉及“主”时钟(通常是最高质量的时钟)，网络中的所有其它“从属”时钟与之同步。然而，为了实现时钟同步，PTP需要主时钟和从属时钟之间的双向通信，从而需要额外的硬件并且增加了功耗。PTP的现有的替代方案需要定制硬件支持和/或减少组件时钟的功能性或独立性。本专利技术提出了一种可替代的方法。根据第一方面，本专利技术提供了一种集成电路系统，其包含第一处理模块和第二处理模块，其中：所述第一处理模块包含第一处理器、第一时钟和第一存储器；以及所述第二处理模块包含第二处理器、第二时钟和第二存储器；其中所述第一处理模块被配置成：将时间标记信号发送到所述第二处理模块；以及将所述第一时钟的第一值存储到所述第一存储器，所述时间标记信号在所述第一时钟处发送；其中所述第二处理模块被配置成：接收来自所述第一处理模块的所述时间标记信号；将所述第二时钟的第二值存储到所述第二存储器，所述时间标记信号在所述第二时钟处接收；其中所述第一处理模块被进一步配置成向所述第二处理模块发送命令，其中所述命令包括相对于所述第一值的任务的执行时间；其中所述第二处理模块被配置成确定相对于所述第二值的所述任务的所述执行时间，并且在所述执行时间执行所述任务。因此，本领域技术人员应当理解，根据本专利技术，仅使用从第一处理模块到第二处理模块的单向通信就可以实现精确的任务调度。仅使用单向通信来同步第一处理模块和第二处理模块降低了功耗，减少了所需的数据线数量和/或总线容量，并且可以使用比使用双向通信的传统同步所需的硬件更简单的硬件来实现。另外，因为第二处理模块被配置成将所述第二时钟的第二值存储到所述第二存储器，所述时间标记信号在所述第二时钟处接收，所以不需要在每次同步时重新加载第二时钟，从而降低了设计的复杂性。第一时钟和第二时钟可以具有不同的位数，在这种情况下，它们在给定的时间点可以不必具有相同的值。虽然通常这将使正确调度任务执行的尝试复杂化，但是本专利技术不依赖于第一时钟和第二时钟的绝对值，而是可以独立于这些值来操作。这使得第一处理模块和第二处理模块能够被同步而不管位大小的差异。第二时钟可以包含比第一时钟更少的位数(例如一半的位数)。类似地，第一时钟和第二时钟可以在不同时间启动(或复位)，这可能是引起第一时钟和第二时钟在给定时间点可能不具有相同值的另一个原因。例如，第一处理模块和第二处理模块可以不总是都被供电(例如，由于第二处理模块在某些时间被断电以节省电力)。然而，如上所述，因为本专利技术不依赖于第一时钟和第二时钟的绝对值，所以即使时钟开始或复位时间不同，也能使第一处理模块和第二处理模块同步。因此，第一处理模块和/或第二处理模块可以在某些时间被通电或断电以节省电力，而不影响集成电路系统精确调度任务的能力。以前，当需要高度同步和/或精确定时的时候，通常提供可以由每个处理模块使用来调度和执行任务的共享时钟。然而，申请人已经认识到，在某些情况下，提供共享时钟是不可行的或是不利的。例如，为每个模块提供其自己的时钟使得能够在系统中提供多个模块，而不需要单独的主时钟，减少了零件计数并且使得单独地测试每个模块更容易。此外，具有其自己的时钟的每个模块可以减少必须在第一处理模块和第二处理模块之间发送的信息量(例如减少总线通信量)。本专利技术可以在不需要共享时钟的情况下提供期望的精度。根据精确时间协议(PTP)，主时钟向从属时钟发送带有时间戳的消息。本专利技术可以消除在处理模块之间发送时间戳的需要，减少实现同步所需的带宽和电力。从第一处理模块发送到第二处理模块的时间标记信号可以包含简单的无时间戳的信号，减少了数据带宽和电力要求。第一处理模块和第二处理模块可以经由总线通信。在优选的实施例中，第一处理模块通过计算第一时钟的第一值和任务的期望执行时间之间的差来计算相对于第一值的执行时间。期望执行时间可以由第一处理模块生成(即，第一处理模块可以调度任务)，或者可以从集成电路系统(例如，用户输入模块)的另一组件传递给它，或者实际上从外部源传递。在此类实施例中，可以降低所需的第二模块处理能力，因为第一处理模块处理处理器密集型调度责任，而第二处理模块可能只需要执行简单的加法功能来实现同步。第一时钟和/或第二时钟可能经历不同水平的定时漂移。在一些实施例中，漂移小(即，可忽略)，因此第一处理模块和第二处理模块的同步可以在长时间段内有效(即，由第二处理模块计算的相对于给定时间标记信号执行时间可以在长时间段内保持精确)。在此类实施例中，第一处理模块可以进一步被配置成向第二处理模块发送一个或多个(例如几个)另外的命令，其中所述另外的命令包含相对于第一值的另外的任务的执行时间，并且第二处理模块可以被配置成确定相对于第二值的另外的任务中的每一个的相应的执行时间，并且在所述相应的执行时间执行所述任务。如果第一时钟和/或第二时钟经历的频率漂移较高，则随着时间的推移，第一处理模块和第二处理模块的同步可能变得不太精确(即，由第二处理模块计算的相对于给定时间标记信号的执行时间可能不再精确)。在此类实施例中，第一处理模块可以被配置成向第二处理模块发送另外的时间标记信号，以使第一处理模块和第二处理模块重新同步。发送另外的时间标记信号的频率可以是固定的(例如，信号之间的固定时间或固定数量的任务命令)，或者可以基于检测到的第一处理模块和第二处理模块之间的同步水平来动态调整。例如，每当同步下降到阈值精度以下时，可以发送时间标记信号。第一处理模块或第二处理模块之间的同步水平可以由第一处理模块或第二处理模块中的任一个或由专用于监视所执行的任务的定时的另一模块来检测。例如，第一处理模块可以监视总线以检测任务在特定时间的执行，并将其与调度所述任务发生的时间进行比较以检测第一处理模块或第二处理模块之间的同步水平。在一些实施例中，检测到的第一处理模块和第二处理模块之间的同步水平可以被用于校正任务执行的定时，而不需要通过发送另外的时间标记信号来重新同步。在一些实施例中，第一处理模块可以被配置成通过相应地调整发送到第二处理模块的执行时间来补偿检测到的同步水平。例如，第一处理模块可以检测到第二处理模块已经提前1ms执行了任务。然后，第一处理模块可以通过调整后续命令来补偿这个定时误差，使得相对于第一值的任务的执行时间比其它情况晚1ms。然后本文档来自技高网...

【技术保护点】
1.一种集成电路系统，其包含第一处理模块和第二处理模块，其中：/n所述第一处理模块包含第一处理器、第一时钟和第一存储器；以及/n所述第二处理模块包含第二处理器、第二时钟和第二存储器；/n其中所述第一处理模块被配置成：/n将时间标记信号发送到所述第二处理模块；以及/n将所述第一时钟的第一值存储到所述第一存储器，所述时间标记信号在所述第一时钟处发送；/n其中所述第二处理模块被配置成：/n接收来自所述第一处理模块的所述时间标记信号；/n将所述第二时钟的第二值存储到所述第二存储器，所述时间标记信号在所述第二时钟处接收；/n其中所述第一处理模块被进一步配置成/n向所述第二处理模块发送命令，其中所述命令包括相对于所述第一值的任务的执行时间；/n其中所述第二处理模块被配置成确定相对于所述第二值的所述任务的所述执行时间，并且在所述执行时间执行所述任务。/n

【技术特征摘要】
【国外来华专利技术】20180626 GB 1810478.61.一种集成电路系统，其包含第一处理模块和第二处理模块，其中：
所述第一处理模块包含第一处理器、第一时钟和第一存储器；以及
所述第二处理模块包含第二处理器、第二时钟和第二存储器；
其中所述第一处理模块被配置成：
将时间标记信号发送到所述第二处理模块；以及
将所述第一时钟的第一值存储到所述第一存储器，所述时间标记信号在所述第一时钟处发送；
其中所述第二处理模块被配置成：
接收来自所述第一处理模块的所述时间标记信号；
将所述第二时钟的第二值存储到所述第二存储器，所述时间标记信号在所述第二时钟处接收；
其中所述第一处理模块被进一步配置成
向所述第二处理模块发送命令，其中所述命令包括相对于所述第一值的任务的执行时间；
其中所述第二处理模块被配置成确定相对于所述第二值的所述任务的所述执行时间，并且在所述执行时间执行所述任务。


2.根据权利要求1所述的集成电路系统，其中所述第一时钟和所述第二时钟具有不同的位数。


3.根据权利要求2所述的集成电路系统，其中所述第二时钟包含比所述第一时钟少的位数。


4.根据前述权利要求中的任一项所述的集成电路系统，其中从所述第一处理模块发送到所述第二处理模块的所述时间标记信号没有时间戳。


5.根据前述权利要求中的任一项所述的集成电路系统，其中所述第一处理模块被配置成通过计算所述第一时钟的所述第一值和所述任务的期望执行时间之间的差来计算相对于所述第一值的所述执行时间。


6.根据前述权利要求中的任一项所述的集成电路系统，其中所述第一处理模块进一步被配置成向所述第二处理模块发送一个或多个另外的命令，其中所述另外的命令包含相对于所述第一值的另外的任务的执行时间，并且所述第二处理模块被配置成确定相对于所述第二值的所述另外的任务中的每一个的相应的执行时间，并且在所述相应的执行时间执行所述任务。


7.根...

【专利技术属性】
技术研发人员：基莫·普萨里，
申请(专利权)人：北欧半导体公司，
类型：发明
国别省市：挪威;NO