基于双Soc存储系统异常处理机制的继电保护装置及方法制造方法及图纸

本发明专利技术公开了一种基于双Soc存储系统异常处理机制的继电保护装置及方法，该装置包括第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元和存储数据校验模块，双SOC芯片存储系统对等设计相互独立，有效避免了任一存储芯片异常故障导致保护装置误动，极大提高保护装置整体可靠性。采用存储芯片硬件ECC功能结合存储数据校验模块软件检测的模式实现继电保护存储系统出现单位翻转、多位翻转和多单元翻转异常检测与恢复，有效解决继电保护设备存储异常导致保护功能失效的问题，提高系统可靠性。系统可靠性。系统可靠性。

【技术实现步骤摘要】
基于双Soc存储系统异常处理机制的继电保护装置及方法


[0001]本专利技术涉及一种基于双Soc存储系统异常处理机制的继电保护装置及方法，属于电力系统继电保护


技术介绍

[0002]继电保护装置是保护电网可靠运行的重要组成部分，能反映电力系统中电气元件发生故障或不正常运行状态，并动作于断路器跳闸或发出信号，要求能可靠、迅速、有选择性地将故障元件从电力系统中切除，使故障元件免于继续遭到破坏，保证其它无故障部分迅速恢复正常运行。继电保护装置内部包含大量逻辑功能器件，由各类功能芯片及其外围电路和数据通信总线组成，传统继电保护装置通常采用高性能微处理器（CPU）作为故障检测和功能管理的核心，采用高速数字信号处理器（DSP）用于保护计算，双重化的采样通道和冗余的DSP处理器，实现每个采样间隔对采样数据的并行处理和实时计算，而采集数据需要先存放于保护装置的存储芯片，处理器芯片通过在存储芯片中提取所需要的数据进行逻辑运算以及数据处理。
[0003]存储芯片分为RAM与ROM。NorFlash、Nand Flash、SSD（固态硬盘）、eMMC（嵌入式多功能卡）均属于ROM范畴，SRAM、DDR SDRAM属于RAM范畴。一般情况下，高速实时处理数据和程序存放于内部存储以及外部DRAM，文件、录波等信息存放于外部FLASH。随着保护装置运行时间增加，各类存储芯片由于本身的工艺局限性会出现器件劣化，特别是RAM存储芯片若受到环境中高能粒子的撞击等情况，其数据在传输与存储的过程中可能会发生“位翻转”的现象，异常类型主要有单位翻转、多位翻转和多单元翻转，严重时将对保护逻辑、装置行为造成影响，又因传统继电保护装置多核处理器架构多采用同一外部DDR芯片，存储系统异常甚至导致继电保护装置误动、拒动发生。目前国内继电保护装置已发生多起因存储系统异常导致保护功能失效的情况，保护可靠性大大降低，严重影响系统运行稳定性。
[0004]检测纠错（Error Correcting Code，ECC）技术可用于解决内存和Nand Flash设备由于1位翻转而导致软错误的问题，在工作站、服务器产品中得到了较为广泛的应用。ECC技术是在数据位上额外地位存储一个用于数据加密的代码，当数据被写入内存，相应的ECC代码同时也被保存下来；当重新读回刚才存储的数据时，保存下来的ECC代码就会和读数据时实时计算的ECC代码做比较，如果两个代码不相同，他们则会被解码，以确定数据中的哪一位是不正确的。然后这一错误位会被抛弃，并由内存控制器释放出正确数据，如果相同错误数据再次被读出，则纠正过程再次被执行。但ECC技术一般“纠一检二”，不能实现连续多址（多单元）同时异常变位的检测与恢复，且在现有继电保护装置没有得到广泛应用，无法完全解决继电保护设备存储异常导致保护功能失效的问题。

技术实现思路

[0005]本专利技术的目的在于提供一种基于双Soc存储系统异常处理机制的继电保护装置及方法，解决了继电保护装置在存储系统异常的情况下可能出现的保护功能失效，极端情况
下装置出现误动、拒动的问题。
[0006]为解决上述技术问题，本专利技术采用的技术方案如下：本专利技术提供一种基于双Soc存储系统异常处理机制的继电保护装置，包括：第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元、第一存储数据校验模块和第二存储数据校验模块；所述第一多核Soc芯片和第二多核Soc芯片之间通过高速串行总线连接，所述第一DDR存储单元通过高速数据总线与第一多核Soc芯片连接，所述第二DDR存储单元通过高速数据总线与第二多核Soc芯片连接；所述第一多核Soc芯片包括第一可编辑逻辑器件FPGA、管理核和启动核；所述第一可编辑逻辑器件FPGA用于对继电保护启动用模拟量数据和开入量数据进行采集；所述管理核用于对继电保护装置进行管理；所述启动核用于对继电保护启动用数据进行处理，并根据处理结果进行逻辑判断，驱动继电保护装置启动继电器；所述第一DDR存储单元用于根据实时性要求存储继电保护启动用数据和程序指令；所述第一存储数据校验模块集成于所述第一可编辑逻辑器件FPGA，所述第一存储数据校验模块用于对第一多核Soc芯片内外存储数据进行检测并纠错；所述第二多核Soc芯片包括第二可编辑逻辑器件FPGA、通信核以及保护核；所述第二可编辑逻辑器件FPGA用于对继电保护逻辑运算用模拟量数据，开入量数据以及对外通信数据进行采集；所述通信核用于对继电保护装置环网通信和站间通信进行设置和管理；所述保护核用于进行继电保护逻辑计算，并根据处理结果进行保护动作以及跳闸判定；所述第二DDR存储单元用于根据实时性要求存储继电保护逻辑运算用数据和程序指令；所述第二存储数据校验模块集成于所述第二可编辑逻辑器件FPGA，所述第二存储数据校验模块用于对第二多核Soc芯片内外存储数据进行检测并纠错。
[0007]进一步的，所述管理核和启动核均设置第一核内缓存，所述管理核和启动核之间连接有第一核间缓存，所述第一可编辑逻辑器件FPGA通过片内总线与第一核间缓存连接；所述第一核内缓存用于根据实时性要求存储保护启动用数据和程序指令，所述第一核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；所述第一核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。
[0008]进一步的，所述第一核内缓存用于根据实时性要求存储启动定值、启动AD采样值和启动程序算法；所述第一DDR存储单元用于根据实时性要求存储通讯任务数据、液晶LED交互任务、打印服务和装置参数。
[0009]进一步的，所述第一可编辑逻辑器件FPGA通过片内总线将采集的继电保护启动用数据传输至第一核间缓存；所述启动核从所述第一核间缓存获取继电保护启动用数据进行处理。
[0010]进一步的，所述第一可编辑逻辑器件FPGA还提供以太网接口和对时接口。
[0011]进一步的，所述通信核和保护核均设置第二核内缓存，所述通信核和保护核之间连接有第二核间缓存，所述第二可编辑逻辑器件FPGA通过片内总线与第二核间缓存连接；所述第二核内缓存用于根据实时性要求存储继电保护逻辑运算用数据和程序指令，所述第二核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；所述第二核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。
[0012]进一步的，所述第二核内缓存用于根据实时性要求存储保护定值、保护AD采样值、保护开入和保护逻辑程序算法；所述第二核间缓存用于根据实时性要求存储状态监视信号、通信数据和调试数据。
[0013]进一步的，所述第一DDR存储单元和第二DDR存储单元采用2GB支持DDR3/DDR4接口存储芯片，具备硬件ECC功能。
[0014]进一步的，所述第一存储数据校验模块和第二存储数据校验模块具体用于，初始化时，按固定段长度对存储的数据段进行压缩，将压缩后的数据段备份两份形成备份数据A和备份数据B并存储在各自的核间缓存内；将原数据包根据任务实时性要求分发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，包括：第一多核Soc芯片、第二多核Soc芯片、第一DDR存储单元、第二DDR存储单元、第一存储数据校验模块和第二存储数据校验模块；所述第一多核Soc芯片和第二多核Soc芯片之间通过高速串行总线连接，所述第一DDR存储单元通过高速数据总线与第一多核Soc芯片连接，所述第二DDR存储单元通过高速数据总线与第二多核Soc芯片连接；所述第一多核Soc芯片包括第一可编辑逻辑器件FPGA、管理核和启动核；所述第一可编辑逻辑器件FPGA用于对继电保护启动用模拟量数据和开入量数据进行采集；所述管理核用于对继电保护装置进行管理；所述启动核用于对继电保护启动用数据进行处理，并根据处理结果进行逻辑判断，驱动继电保护装置启动继电器；所述第一DDR存储单元用于根据实时性要求存储继电保护启动用数据和程序指令；所述第一存储数据校验模块集成于所述第一可编辑逻辑器件FPGA，所述第一存储数据校验模块用于对第一多核Soc芯片内外存储数据进行检测并纠错；所述第二多核Soc芯片包括第二可编辑逻辑器件FPGA、通信核以及保护核；所述第二可编辑逻辑器件FPGA用于对继电保护逻辑运算用模拟量数据，开入量数据以及对外通信数据进行采集；所述通信核用于对继电保护装置环网通信和站间通信进行设置和管理；所述保护核用于进行继电保护逻辑计算，并根据处理结果进行保护动作以及跳闸判定；所述第二DDR存储单元用于根据实时性要求存储继电保护逻辑运算用数据和程序指令；所述第二存储数据校验模块集成于所述第二可编辑逻辑器件FPGA，所述第二存储数据校验模块用于对第二多核Soc芯片内外存储数据进行检测并纠错。2.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述管理核和启动核均设置第一核内缓存，所述管理核和启动核之间连接有第一核间缓存，所述第一可编辑逻辑器件FPGA通过片内总线与第一核间缓存连接；所述第一核内缓存用于根据实时性要求存储保护启动用数据和程序指令，所述第一核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；所述第一核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。3.根据权利要求2所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一核内缓存用于根据实时性要求存储启动定值、启动AD采样值和启动程序算法；所述第一DDR存储单元用于根据实时性要求存储通讯任务数据、液晶LED交互任务、打印服务和装置参数。4.根据权利要求2所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一可编辑逻辑器件FPGA通过片内总线将采集的继电保护启动用数据传输至第一核间缓存；所述启动核从所述第一核间缓存获取继电保护启动用数据进行处理。5.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在
于，所述第一可编辑逻辑器件FPGA还提供以太网接口和对时接口。6.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述通信核和保护核均设置第二核内缓存，所述通信核和保护核之间连接有第二核间缓存，所述第二可编辑逻辑器件FPGA通过片内总线与第二核间缓存连接；所述第二核内缓存用于根据实时性要求存储继电保护逻辑运算用数据和程序指令，所述第二核内缓存选用比特率为32kbps的Cache存储器且具备硬件ECC功能；所述第二核间缓存选用比特率为512kbps的Cache存储器且具备硬件ECC功能。7.根据权利要求6所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第二核内缓存用于根据实时性要求存储保护定值、保护AD采样值、保护开入和保护逻辑程序算法；所述第二核间缓存用于根据实时性要求存储状态监视信号、通信数据和调试数据。8.根据权利要求1所述的基于双Soc存储系统异常处理机制的继电保护装置，其特征在于，所述第一DDR存储单元和第二DDR存储...

【专利技术属性】
技术研发人员：郑小江，吴通华，唐志军，姚刚，余越，洪丰，孟江雯，陈国洲，江源，林国栋，刘天明，李智诚，晁武杰，
申请(专利权)人：国电南瑞南京控制系统有限公司国网电力科学研究院有限公司中国电力科学研究院有限公司国网福建省电力有限公司国网福建省电力有限公司电力科学研究院国家电网有限公司，
类型：发明
国别省市：