【技术实现步骤摘要】
半导体器件和集成电路结构
[0001]本申请是申请日为2011年12月23、专利技术名称为“非平面栅极全包围器件及其制造方法”的申请号为201611070116.8专利申请(下文称“子案”)的分案申请。
[0002]本申请是在国家知识产权局认为上述子案不符合单一性要求的情况下提出的，具体涉及所述子案的第二次审查意见通知书，其发文日为2020年10月12日、发文序号为2020093002494700。
[0003]此外，上述子案是第201180076433.X号专利申请(下文称“母案”)的分案申请，该母案的申请日是2011年12月23，专利技术名称是非平面栅极全包围器件及其制造方法。
[0004]本专利技术的实施例涉及半导体器件领域，更具体地，涉及非平面栅极全包围器件及其制造方法。
技术介绍
[0005]集成器件制造商不断收缩晶体管器件的特征尺寸，以实现更大的电路密度和更高的性能，对于下一代器件，需要增强晶体管驱动电流，同时减小短沟道效应，例如寄生电容和截止状态泄漏。增大晶体管驱动电流的一个方式是使用高...
【技术保护点】
【技术特征摘要】
1.一种半导体器件，包括：半导体衬底；位于所述半导体衬底上方的嵌入式外延源极区，所述嵌入式外延源极区具有倾斜侧壁；位于所述半导体衬底上方的嵌入式外延漏极区，所述嵌入式外延漏极区具有倾斜侧壁；第一纳米线，所述第一纳米线从所述嵌入式外延源极区延伸到所述嵌入式外延漏极区；第二纳米线，所述第二纳米线从所述嵌入式外延源极区延伸到所述嵌入式外延漏极区，所述第二纳米线与所述第一纳米线相比更靠近所述半导体衬底，至少大部分所述第二纳米线位于所述第一纳米线与所述半导体衬底之间；第一栅极电介质层，所述第一栅极电介质层位于所述第一纳米线的至少一部分的周围；第二栅极电介质层，所述第二栅极电介质层位于所述第二纳米线的至少一部分的周围；以及栅极电极，所述栅极电极在所述第一纳米线的至少一部分以及所述第二纳米线的至少一部分的周围设置在所述第一栅极电介质层和所述第二栅极电介质层上方。2.根据权利要求1所述的半导体器件，其中，所述栅极电极在相邻于所述第一纳米线和所述第二纳米线的所有表面具有相同的栅极长度。3.根据权利要求1所述的半导体器件，其中，所述嵌入式外延源极区和所述嵌入式外延漏极区的晶格常数不同于所述半导体衬底的晶格常数，并且所述第一纳米线和所述第二纳米线的晶格常数不同于所述半导体衬底的晶格常数。4.根据权利要求3所述的半导体器件，其中，所述嵌入式外延源极区和所述嵌入式外延漏极区的晶格常数大于所述半导体衬底的晶格常数，并且所述第一纳米线和所述第二纳米线的晶格常数大于所述半导体衬底的晶格常数。5.根据权利要求4所述的半导体器件，其中，所述嵌入式外延源极区和所述嵌入式外延漏极区的晶格常数与所述第一纳米线和所述第二纳米线的晶格常数相同。6.根据权利要求5所述的半导体器件，其中，所述半导体衬底的材料是硅锗，并且所述嵌入式外延源极区和所述嵌入式外延漏极区的材料以及所述第一纳米线和所述第二纳米线的材料是硅。7.根据权利要求4所述的半导体器件，其中，所述嵌入式外延源极区和所述嵌入式外延漏极区的晶格常数大于所述第一纳米线和所述第二纳米线的晶格常数。8.根据权利要求7所述的半导体器件，其中，所述半导体衬底的材料是硅锗，所述嵌入式外延源极区和所述嵌入式外延漏极区的材料是砷化镓，并且所述第一纳米线和所述第二纳米线的材料是锗。9.根据权利要求3所述的半导体器件，其中，所述嵌入式外延源极区和所述嵌入式外延漏极区的晶格常数小于所述半导体衬底的晶格常数。10.根据权利要求9所述的半导体器件，其中，所述第一纳米线和所述第二纳米线的晶格常数小于所述半导体衬底的晶格常数，并且所述嵌入式外延源极区和所述嵌入式外延漏
极区的晶格常数小于所述第一纳米线和所述第二纳米线的晶格常数。11.根据权利要求1所述的半导体器件，进一步包括位于所述半导体衬底的第一部分上方的隔离区层，其中，所述半导体衬底的第二部分向上延伸超过所述隔离区层的底部表面。12.根据权利要求11所述的半导体器件，其中，所述半导体衬底的所述第二部分没有向上延伸到所述隔离区层的顶部表面。13.根据权利要求11所述的半导体器件，其中，所述第二纳米线的至少部分直接位于所述半导体衬底的所述第二部分之上，而不与所述半导体衬底的所述第二部分直接接触。14.根据权利要求1所述的半导体...
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